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基于Elmore模型,优化分析了N级二维CMOS传输门链和N门三维双栅SOI IC的时间延迟,给出了HSPICE模拟结果.研究表明,由相同尺寸管子构成的N级二维CMOS门链,当把N级分作每3级为一组并且以缓冲门相间隔时,总时延存在极小值;由宽度尺寸比为3的三级不等尺寸管子所构造的传输门链间隔以缓冲门,也存在最小时延;当N门三维双栅SOI IC分为6个器件层时,可获得最小的时间延迟.