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提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法,通过并行计算前向状态度量和后向状态度量,将半次迭代译码延时缩短一半,而译码性能没有损失,同时也减小了硬件实现中的时序控制复杂度.仿真表明,该方法有效降低了译码的延时,并且性能没有损失,具有较高的实用价值.
一种改进Turbo码译码器的FPGA设计与实现
【摘 要】
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提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法,通过并行计算前向状态度量和后向状态度量,将半次迭代译码延时缩短一半,而译码性能没有损失,同时也减小了硬件实
【机 构】
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哈尔滨工程大学,信息与通信工程学院,黑龙江,哈尔滨,150001
【出 处】
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电子技术应用
【发表日期】
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2008年3期
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