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本文介绍了一种多路全并行连续数据采集技术，该技术利用复杂可编程逻辑阵列在时序设计中的灵活性实现多路同步采样数据在单采样周期内的分时存储，并采用硬双缓冲技术实现连续交替存储。使高速数据采集和数据传输同时进行。与通常的分立式设计比较而言，该设计减少了实现的复杂程度并具有更好的稳定性。
基于CPLD的多路全并行连续数据采集技术研究
【摘 要】
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本文介绍了一种多路全并行连续数据采集技术，该技术利用复杂可编程逻辑阵列在时序设计中的灵活性实现多路同步采样数据在单采样周期内的分时存储，并采用硬双缓冲技术实现连续交
【机 构】
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电子科技大学自动化工程学院
【出 处】
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电子测量与仪器学报
【发表日期】
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2006年1期
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