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设计了一种基于FPGA的高速双精度浮点乘法器．采用了基4Booth算法产生部分积，然后用优化的Wal—lace树阵列结构完成对部分积的累加得到伪和和伪进位，进而对伪和和伪进位采用了部分和并行相加得到最后尾数结果．采用了优化的5级流水线结构的设计在CycloneIIEP2C35F672C6器件上经过综合后运行频率可达123．32MHz．在同等优化下，相比于AlteraIP核在调用DSP乘法资源情况下运行速度提高大约11％，相比于不调用DSP乘法资源情况下运行速度提高大约67％．