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在智能卡、PDA等便携式设备中,希望使用面积小的密码芯片.通过对AES算法进行结构优化,有效地减小了硬件实现时的开销.使用Verilog HDL语言设计并在Altera APEX20K器件中验证通过,设计集成了加密/解密模式及所有3种密钥长度,为进一步的VLSI实现提供了FPGA原形验证.
一种低硬件开销的高级加密标准设计
【摘 要】
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在智能卡、PDA等便携式设备中,希望使用面积小的密码芯片.通过对AES算法进行结构优化,有效地减小了硬件实现时的开销.使用Verilog HDL语言设计并在Altera APEX20K器件中验证
【机 构】
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南通大学江苏省专用集成电路设计重点实验室
【出 处】
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计算机工程
【发表日期】
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2005年20期
【基金项目】
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上海市科委资助项目
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