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讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法.采用基于快速滤波算法(FFAs)的并行滤波器结构,提高了滤波器的工作速度;并结合算法强度缩减技术,降低了硬件面积占用和功率消耗.实验结果表明,采用这种方法可以灵活处理综合的硬件面积占用和速度的约束关系,使设计达到最优.该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现.