基于FPGA的不可分层LDPC码译码器

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针对不可分层LDPC码无法采用分层译码算法的问题,设计了一种新型的LDPC码分层译码器。与传统分层译码器的结构不同,新结构在各层间进行并行更新,各层内进行串行更新。通过保证在不同分层的同一变量节点不同时进行更新,达到分层译码算法分层递进更新的目标。选用Altera公司的CycloneⅢ系列EP3C120器件,实现码率3/4,码长8192的(3,12)规则不可分层Qc-LDPC码译码器的布局布线,在最大迭代次数为5次时,最高时钟频率可以达到45.44Mttz,吞吐量可以达到47.6Mbps。
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