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DDFS逻辑优化设计及Verilog实现
DDFS逻辑优化设计及Verilog实现
来源 :微电子学与计算机 | 被引量 : 0次 | 上传用户:appleqj
【摘 要】
:
文章主要介绍了在直接数字频率合成器DDFS(Direct Digital Frequency Synthesizer)系统中,为了提高芯片运算速度,加大输出带宽,减小芯片规模从而提高可靠性和提高频谱纯度等,
【作 者】
:
史喆
杨银堂
【机 构】
:
西安电子科技大学微电子研究所
【出 处】
:
微电子学与计算机
【发表日期】
:
2004年5期
【关键词】
:
流水线
输入寄存器结构
加法器最低位修正
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Pipeline
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文章主要介绍了在直接数字频率合成器DDFS(Direct Digital Frequency Synthesizer)系统中,为了提高芯片运算速度,加大输出带宽,减小芯片规模从而提高可靠性和提高频谱纯度等,而采用的优化方法及其VerilogHDL实现.
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