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随着EDA技术、CPLD/FPGA的迅猛发展以及相关软件的日益成熟，利用计算机来设计计算机成为一种行之有效且势在必行的新方式。本文基于Quartus II 6.0的图形设计方式，辅助Verilog HDL语言，以封装的基本逻辑单元为基础设计了4位定点除法器。仿真结果表明，本文设计的除法器能够完成预期的除法运算功能。