论文部分内容阅读
时序逻辑电路（Sequential Logic Circuit）输出不仅取决于当前输入信号，而且取决于电路之前所处的状态。基本的时序电路单元有触发器（D、JK、T等触发器）、锁存器、计数器等。VHDL中，时序电路通过process（clk）和if clk’event and clk=‘1’then边沿检测语句实现触发器风格的电路；具有非完分支的if、case语句形成锁存器电路。