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该文设计的适合于在FPGA中实现的乘法器结构，采用自定义的26位浮点数据格式，利用改进的基4Booth编码方式，以及CSA和4-2压缩器综合的Wallace树形结构，在尾数的舍入中应用基于预测和选择的快速舍入方法，优化了乘法器的性能。最后给出在PFGA中的仿真结果，验证了设计的正确性，并和32位浮点数据格式的运算结果作比较，发现本设计不但减少占用FPGA内部资源，而且加快了运算速度。