【摘 要】
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文章基于FPGA设计了一种能完成AES算法加密的密码协处理器,设计中利用VirtexⅡ系列FPGA的结构特点,对AES算法的实现做了优化.实验证明,这种实现方式用较少的电路资源达到了较
【机 构】
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信息工程大学信息工程学院网络工程系
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文章基于FPGA设计了一种能完成AES算法加密的密码协处理器,设计中利用VirtexⅡ系列FPGA的结构特点,对AES算法的实现做了优化.实验证明,这种实现方式用较少的电路资源达到了较高的数据吞吐率.该密码协处理器还提供了和ARM处理器的接口逻辑,实现了用于加/解密和数据输入输出的协处理器指令,作为ARM微处理器指令集的扩展,大大提高了嵌入式系统处理数据加/解的效率,实现数据的安全传输.
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