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以700V超高压LDMOS器件为例,对击穿电压的退化机理进行了物理解析及失效机理的理论分析,发现栅致漏极漏电（Gate induced drain leakage,GIDL）应力会诱导击穿电压退化,提出了多晶硅栅下场氧鸟嘴处电场强度是影响LDMOS击穿电压可靠性的重要因素。通过TCAD仿真进行确认,提出器件在版图和工艺方面的优化方案,最终通过流片验证了失效机理的正确性。硅片级和封装级的可靠性评估结果显示,优化后的器件击穿电压退化的问题得到解决并满足应用的要求。