一种低复杂度DDFS的设计与ASIC实现

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提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构。采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度。用标准Verilog HDL实现整个DDFS;采用SMIC0.18μm CMOS工艺库进行设计和实现。经仿真测试,该方法输出的频谱杂散大于60dBc,仅需344位的ROM,工作频率可达100MHz。整个DDFS的芯片面积为300μm×350μm。可满足大多数无线通信系统的要求。
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