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针对AES算法，提出了一种新颖的AES算法的硬件实现。与传统的硬件实现方法不同．首先分析了AES算法的结构，并通过修改解密流程，在加解密流程中采用结构共享，节省了芯片的面积；其次在字节代换中采用了复合域中的运算，使得不可减小的时间延迟变得最小；最后通过仔细分析电路中各部分的时间延迟，采用8级流水线结构，最大程度地提高了数据处理的速度。文中提出的硬件结构适用于芯片面积资源紧张、芯片处理速度要求较快的场合。