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摘 要：数字集成电路比较容易处理复杂庞大的逻辑，在ASIC中扮演着极其重要的角色。本文首先对数字电路设计做了简单的介绍，然后结合项目，对前端设计和后端设计进行了较为详细地阐述，并在各个环节逐步仿真验证，在最终成果的检验中，设计满足要求。
关键词：集成电路；验证；设计
前言：随着数字集成电路设计变得越来越复杂，门级电路描述不易于管理和理解的缺点显得越来越突出，这使得用更抽象的方法表达电路设计成为必要，从20世纪90年代以来，硬件描述语言（HDL）正逐渐取代门级原理图。本文首先对数字电路设计做了简单的介绍，然后结合项目，设计满足要求。
1.同步数字系统的设计
1.1同步系统
同步”是相对于“异步”而言的，之所以称之为“同步”，是因为同步系统中存储单元（触发器）的状态是由统一的时钟触发改变的，各个存储状态的改变均严格在时钟的控制下完成。同步电路的良好特性，使同步设计方法备受设计人员的青睐。同步系统中的基本存储单元是触发器，一般来说，会避免使用其他的存储器件，比如锁存器之类，这主要是“同步”的需求。因为存储单元存储状态的改变，是在时钟沿的控制下完成的，所以同步电路有很多优越性：同步电路比较容易使用触发器的异步清零/置位端口，保证了各个存储单元有相同的初始态；其次，同步电路中各个存储单元的状态只在时钟沿到来时发生改变，然后会保持稳定，这在很大程度上避免了工艺、温度等对电路的影响，并能够消除毛刺，使设计稳定可靠。同步电路具有种种优点，因此，现在商业化的芯片，大都采用同步设计方案。
1.2触发器
同步电路中的基本存储单元是触发器（flip_flop），这里特指 D 触发器。相比于其它的存储器件，触发器最主要的特点是：时钟触发是触发器存储 D 端数据的唯一条件，仅仅在时钟沿到来的那一刻触发器才将数据端相应的数据储存起来，在时钟沿未到来时，触发器所存储的值不会发生变化。正因为触发器的这一特性，同步电路才具备了毛刺不敏感的特点，以及较高的稳定性。 触发器对电平不敏感，对时钟的边沿敏感。在一次状态改变后，会一直维持稳定，直到下一个时钟沿到来的瞬间，其存储状态才发生改变。另外，一般来说，触发器还有一个异步清零/置位端口，通常用来定义触发器的初始状态。触发器是一个双稳态的存储器件。是同步电路必不可少的存储单元。
1.3版图设计
在 Virtuoso 下，直接 File-Import-Stream，导入布局布线后生成的 GDS 文件，即可得到相应数字电路的版图，比较简便。 对于数字电路版图的设计，主要的工作是：对于一个数模混合的系统，完成数字版图和模拟版图的组装；虽然在布局布线阶段进行过相应的检查，但在版图层面，相应的 DRC、LVS仍是必要的；输出 GDSII 文件，若设计人员认为设计无误，对相应的版图也感到满意，就可以生成 GDSII 文件，认为可以准备将数据送至代工厂进行加工了。对于一款商业化的 ASIC 设计，版图并不是最终环节。在相应的版图完成后，可以交由工艺厂商加工生产，芯片回来后，需要对其测试，以验证芯片功能、性能是否满足要求，并进行 Debug，调试完成之后再进行量产。
2.仿真验证
2.1功能验证
时序仿真，也称作后仿，是使用布局布线后器件给出的单元和连线的延时信息，对电路做一个切实的评估。后仿的目的是尽可能地消除或者减少理论仿真和实际运行之间的差异。前端仿真所采用的器件模型，是晶圆厂商提供的参数模型，包含了基准单元的各种寄生参数，因此前仿有着足够的可靠性。但是，版图生成之后，由于版图中器件单元的布局以及走线的距离，可能会有较大的寄生电阻、寄生电容，或者寄生电感（后仿一般只有电阻和电容，不包括寄生电感），这些都是在前仿中所体现不出的。而在前仿的网表中，一般认为器件间连线的电阻电容。均为零，这有可能导致前仿的结果并不可靠，寄生参数足以使制成后的系统偏离设计初衷，使生产的东西并不是所设计的东西。
2.2FPGA验证
FPGA 为 Field Programmable Gate Array，相比BASIC（Application Specific Integrated Circuit），作為可编程逻辑器件，FPGA 可以重复擦写程序，通常用它来对现有的设计进行仿真验证。在数字 ASIC 的设计中，由于测试向量的不完备，设计中很有可能存在相应的Bug。因为每次 ASIC 的投片会花费较大代价，为规避风险，通常会对设计进行 FPGA验证，FPGA 验证无误后才进行投片、量产。Altera 公司提供的软件QuartusII 主要是为 FPGA 服务的，从仿真验证，到综合，一直到最后载入 FPGA，QuartusII 提供了较为完整的方案。对于 FPGA 型号的选取，主要是参照速度、面积、价格等因素，同时很多厂商都提供 FPGA 开发板，这使得 FPGA 验证这一环节很容易实现。
2.3形式验证
形式验证是通过形式证明的方法对一个设计进行验证，它是从数学上对电路的功能进行一个较为全面的验证。形式验证分为三大类：等效性验证、模型验证和理论证明。通常在数字 IC 设计过程中所说的形式验证，往往指的是等效性验证，比较常用的工具有 Formality。形式验证为验证设计之间的等价性提供了极大的便利：形式验证不需要考虑测试向量；这是一个覆盖率100%的验证。形式验证工具来保证修改前后的一致性，是非常高效的一种做法。
结束语：
本文从当前数字集成电路的发展现状出发，阐述了引领当前数字集成电路快速向前发展的前沿技术：PLD技术、SoC技术和IP复用技术，简述了此三项技术之间的关系。从EDA技术的发展过程出发，分析了EDA技术的内涵、发展规律及其所面临的挑战和机遇，并深入剖析了EDA技术与当前数字集成电路设计的相互关系和结合方法。数字集成电路科技在未来会越来越成为我们生活中必不可少的角色。
参考文献：
[1]于洋.数字集成电路[J].城市科技研究，2014，26（12）：23-26.
[2]苗杰.关于数字集成电路应用的讨论[J].中国现代科技发展，2013，08（34）；62-63.
关键词：集成电路；验证；设计
前言：随着数字集成电路设计变得越来越复杂，门级电路描述不易于管理和理解的缺点显得越来越突出，这使得用更抽象的方法表达电路设计成为必要，从20世纪90年代以来，硬件描述语言（HDL）正逐渐取代门级原理图。本文首先对数字电路设计做了简单的介绍，然后结合项目，设计满足要求。
1.同步数字系统的设计
1.1同步系统
同步”是相对于“异步”而言的，之所以称之为“同步”，是因为同步系统中存储单元（触发器）的状态是由统一的时钟触发改变的，各个存储状态的改变均严格在时钟的控制下完成。同步电路的良好特性，使同步设计方法备受设计人员的青睐。同步系统中的基本存储单元是触发器，一般来说，会避免使用其他的存储器件，比如锁存器之类，这主要是“同步”的需求。因为存储单元存储状态的改变，是在时钟沿的控制下完成的，所以同步电路有很多优越性：同步电路比较容易使用触发器的异步清零/置位端口，保证了各个存储单元有相同的初始态；其次，同步电路中各个存储单元的状态只在时钟沿到来时发生改变，然后会保持稳定，这在很大程度上避免了工艺、温度等对电路的影响，并能够消除毛刺，使设计稳定可靠。同步电路具有种种优点，因此，现在商业化的芯片，大都采用同步设计方案。
1.2触发器
同步电路中的基本存储单元是触发器（flip_flop），这里特指 D 触发器。相比于其它的存储器件，触发器最主要的特点是：时钟触发是触发器存储 D 端数据的唯一条件，仅仅在时钟沿到来的那一刻触发器才将数据端相应的数据储存起来，在时钟沿未到来时，触发器所存储的值不会发生变化。正因为触发器的这一特性，同步电路才具备了毛刺不敏感的特点，以及较高的稳定性。 触发器对电平不敏感，对时钟的边沿敏感。在一次状态改变后，会一直维持稳定，直到下一个时钟沿到来的瞬间，其存储状态才发生改变。另外，一般来说，触发器还有一个异步清零/置位端口，通常用来定义触发器的初始状态。触发器是一个双稳态的存储器件。是同步电路必不可少的存储单元。
1.3版图设计
在 Virtuoso 下，直接 File-Import-Stream，导入布局布线后生成的 GDS 文件，即可得到相应数字电路的版图，比较简便。 对于数字电路版图的设计，主要的工作是：对于一个数模混合的系统，完成数字版图和模拟版图的组装；虽然在布局布线阶段进行过相应的检查，但在版图层面，相应的 DRC、LVS仍是必要的；输出 GDSII 文件，若设计人员认为设计无误，对相应的版图也感到满意，就可以生成 GDSII 文件，认为可以准备将数据送至代工厂进行加工了。对于一款商业化的 ASIC 设计，版图并不是最终环节。在相应的版图完成后，可以交由工艺厂商加工生产，芯片回来后，需要对其测试，以验证芯片功能、性能是否满足要求，并进行 Debug，调试完成之后再进行量产。
2.仿真验证
2.1功能验证
时序仿真，也称作后仿，是使用布局布线后器件给出的单元和连线的延时信息，对电路做一个切实的评估。后仿的目的是尽可能地消除或者减少理论仿真和实际运行之间的差异。前端仿真所采用的器件模型，是晶圆厂商提供的参数模型，包含了基准单元的各种寄生参数，因此前仿有着足够的可靠性。但是，版图生成之后，由于版图中器件单元的布局以及走线的距离，可能会有较大的寄生电阻、寄生电容，或者寄生电感（后仿一般只有电阻和电容，不包括寄生电感），这些都是在前仿中所体现不出的。而在前仿的网表中，一般认为器件间连线的电阻电容。均为零，这有可能导致前仿的结果并不可靠，寄生参数足以使制成后的系统偏离设计初衷，使生产的东西并不是所设计的东西。
2.2FPGA验证
FPGA 为 Field Programmable Gate Array，相比BASIC（Application Specific Integrated Circuit），作為可编程逻辑器件，FPGA 可以重复擦写程序，通常用它来对现有的设计进行仿真验证。在数字 ASIC 的设计中，由于测试向量的不完备，设计中很有可能存在相应的Bug。因为每次 ASIC 的投片会花费较大代价，为规避风险，通常会对设计进行 FPGA验证，FPGA 验证无误后才进行投片、量产。Altera 公司提供的软件QuartusII 主要是为 FPGA 服务的，从仿真验证，到综合，一直到最后载入 FPGA，QuartusII 提供了较为完整的方案。对于 FPGA 型号的选取，主要是参照速度、面积、价格等因素，同时很多厂商都提供 FPGA 开发板，这使得 FPGA 验证这一环节很容易实现。
2.3形式验证
形式验证是通过形式证明的方法对一个设计进行验证，它是从数学上对电路的功能进行一个较为全面的验证。形式验证分为三大类：等效性验证、模型验证和理论证明。通常在数字 IC 设计过程中所说的形式验证，往往指的是等效性验证，比较常用的工具有 Formality。形式验证为验证设计之间的等价性提供了极大的便利：形式验证不需要考虑测试向量；这是一个覆盖率100%的验证。形式验证工具来保证修改前后的一致性，是非常高效的一种做法。
结束语：
本文从当前数字集成电路的发展现状出发，阐述了引领当前数字集成电路快速向前发展的前沿技术：PLD技术、SoC技术和IP复用技术，简述了此三项技术之间的关系。从EDA技术的发展过程出发，分析了EDA技术的内涵、发展规律及其所面临的挑战和机遇，并深入剖析了EDA技术与当前数字集成电路设计的相互关系和结合方法。数字集成电路科技在未来会越来越成为我们生活中必不可少的角色。
参考文献：
[1]于洋.数字集成电路[J].城市科技研究，2014，26（12）：23-26.
[2]苗杰.关于数字集成电路应用的讨论[J].中国现代科技发展，2013，08（34）；62-63.