晶体管数量和摩尔定律

　　我们都知道，一颗芯片的性能强弱，以及整合功能的多寡，在很大程度上就取决于单位面积内的晶体管数量。晶体管数量越多，往往就意味着更强的性能和更丰富的功能。以麒麟9000为例（图1），这颗5GSoC在台积电5nm制程工艺的帮助下，在指甲盖大小的芯片面积里就塞进了高达153亿个晶体管。
　　换句话说，如果一颗S oC（包含其他领域的半导体芯片）可以在相同面积里塞进200亿甚至更多的晶体管，其性能自然可以更近一步，而这也恰好印证了摩尔定律的描述——“当价格不变时，集成电路上可容纳的元器件的数目，约每隔18 个～24个月便会增加一倍，性能也将提升一倍”。
　　然而，就好像我们往气球里注水，一旦超过某个阈值，等待它的就只有被撑爆的命运。一颗芯片的单位面积上可以容纳多少数量的晶体管，自然也存在一个阈值上限，而影响这一指标的关键因素就是制程工艺，以及其背后的晶体管技术（图2）。每当摩尔定律遭遇困境，总会有新的技术及时救场。10年以前，FinFET拯救了一次摩尔定律，而摩尔定律能否继续前行就得看GAA FET的实际表现了。

芯片厂商的分类

　　在进行具体讨论之前，我们需要了解当前芯片厂商的分类。根据厂商的定位和性质，它们大致可以分为Fabless（无厂半导体公司）、Foundry（代工厂）和IDM（集成器件制造商）三大类。

晶体管技术的迭代历史

　　我们可以将晶体管理解为一种类似于“水龙头”的电子器件，主要用于控制电流（水流）的大小以及开关。由于晶体管对电流的控制是通过对栅极施加一个电压，从而在通道内部产生一个电场，用来调节源极和漏记之间电流的大小，所以它的全称是“场效应晶体管”（即FET，Field Ef fectTransistor）。
　　判定一个水龙头优劣的重要指标就是对水流的管控能力，决定FET场效应晶体管（下文简称晶体管）效率的重要因素同样是栅极对通道的控制能力。

　　平面型晶体管的物理瓶颈
　　在过去的很长一段时间里都是平面型晶体管的天下，它在通电后，电流会从Source（源极）流入Drain（漏级），而Gate（栅极）就相当于闸门（图6），主要负责控制两端源极和漏级的通与断。在电流通过栅极时会出现耗损，表现形式为更高的发热和功耗，而耗损的程度则取决于栅极的宽度，栅极越窄，功耗越低，栅极越宽功耗越高。
　　一般来说，晶体管栅极的最小宽度（栅长），就是我们念叨的XXnm工艺中的数值。比如28nm，就代表管的栅长就是28，每一次制程工艺的迭代，本质上就是不断降低晶体管栅极宽度的过程。
　　问题来了，平面型晶体管受制于物理结构，它只能在闸门的一侧控制电流的接通与断开，而且它的栅极宽度不可能无限制的缩窄，当宽度接近20nm时，栅极对电流的控制能力将出现断崖式下降，业内将其称为“沟道长度变短导致的所谓短沟道效应”，从而出现严重的电流泄露（漏电）现象，最终让芯片的发热和耗电失控。

　　鳍式场效应晶体管参与救场
　　为了解决平面型晶体管栅极宽度的物理瓶颈，一种名为FinFET（Fin Field-Ef fectTransistor）的鳍式场效应晶体管技术参与救场。
　　顾名思义，FinFET最大的特色就是将晶体管的结构从平面变立体，对栅极形状进行改制，闸门被设计成类似鱼鳍的叉状3D架构，位于电路的两侧控制电流的接通与断开，大幅度提升了源极和栅极的接触面积，减少栅极宽度的同时降低漏电率，让晶体管空间利用率大大增加（图7）。同时，由于FinFET的源极和漏极是在栅极做好之后直接在鳍上外延生长（Source-Drain Epitaxy），在栅极的阻断下不会出现扩散层，因此不会再出现平面型晶体管要命的短沟效应问题。
　　问题又来了，当制程工艺跨过5nm门槛后將会出现一系列新的问题。比如，随着栅极宽度的进一步缩小，很难再像过去那样在一个单元内填充多个鳍线，而鳍式场效应晶体管的静电问题也会严重制约晶体管性能的进一步提升。换句话说，FinFET在5nm时代就已逼近极限，想生产更具能效比的3nm和2nm工艺，需要下一代晶体管技术救场。

全栅场效应晶体管迎战未来

　　FinFET的接班人，是一种名为“GAAFET”（Gate-All-AroundField-EffectTransistor）的晶体管技术，它有2个中文译名，分别为“全环绕栅极晶体管”和“全栅场效应晶体管”，本文我们采用第2个译名。 　　需要指出的是，在即将到来的3 nm工艺时代，GAA FET还不是刚需，因为台积电曾表示过旗下的3 n m制程技术将沿用FinFET的扩展和改进版本，较之现有的5nm（N5）性能可提高50%，功耗降低30%，晶体管密度提高1.7倍。当然，我们也不排除台积电未来会推出改用GA A FET技术的3nm+工艺。但是，当制程工艺进入2 n m时代后，Fi n FE T 就必须告别历史舞台了，而晶体管技术也将进入GAA FET的天下。
　　全环绕栅极晶体管是一种比FinFET更复杂的晶体管结构（图8），它的栅极可从各个侧面接触沟道并实现进一步微缩，就静电学而言它被认为是一种“终极CMOS器件”，其阈值电压可以低至0.3V，3nmGA A FET较之3nm FinFET能以更低的待机功耗实现更好的开关效果（图9）。

　　GA A FET全环绕栅极晶体管根据源极与漏极之间通道的长宽比不同，分为纳米线结构以及纳米片结构两种（图10），后者使用更宽和更厚的片来改进静电特性和驱动电流。三星即将量产的3nmGA A就将采用纳米片结构，而官方对外宣称的技术英文名为Multi-Bridge Channel FET（MBCFET，多桥通道场效晶体管），有消息称台积电未来的2nm GA A也会采用这种纳米片的结构。
　　换句话说，都是3nm GAAF E T，在不同的纳米线/片结构，以及鳍的数量、间距、沟道等因素的影响下可能会拉开较大的性能差距。这就好像英特尔10nm FinFET工艺无论是晶体管密度还是电气性能都远超三星/ 台积电10 n m 一样，一颗处理器芯片只有挑选同期最好的GA A FET工艺，才能获得更出色的性能底蕴。

更复杂的制造难度

　　虽然GA A FET取代FinFET已成业内共识，但现阶段影响其量产普及的因素还有不少，其中最关键的就是更复杂的制造流程，良品率和成本难以控制。在晶圆的生产过程中，蚀刻垂直侧壁上的器件最是困难，需要引入更新的半导体材料，使用EUV进行多次蚀刻，还需解决可能出现的隐藏缺陷，比如纳米片之间的残留物、纳米片的损坏或纳米片本身相邻的源→漏极区的选择性损坏、沟道释放需要单独控制片材高度、拐角侵蝕和沟道弯曲等（图11）。

小结

　　总之，GAA FET将成为延续摩尔定律的一副良药，虽然它现阶段还面临诸多问题，但趋势终归是不可逆的。在不远的将来，我们将看到三星和台积电在GA A FET晶体管技术上的搏杀，而英特尔参与到这场战争的时间节点就要晚一些了。当然，我们更期待的，则是中芯国际可以早日搞定EUV光刻机和GAA FET相关技术，在高端代工市场分得一杯羹。