【摘 要】
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本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的
【机 构】
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复旦大学专用集成电路与系统国家重点实验室
【基金项目】
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国家高技术研究发展计划（2013AA014101）
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本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还对串行输出接口进行了设计优化,降低了温度、电压波动带来的影响,面积、功耗等性能均有提升.串行输出接口采用65nm CMOS工艺设计,数字模块电路（扰码发生器、并串转换电路、DLL）的版图面积为72μm×97μm,CML输出电路的版图面积为85μm×53μm.版
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