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利用直接数字频率合成法(DDS)和锁相频率合成法(PLL)相组合的时钟信号合成方法,来完成宽频带、低抖动时钟信号输出模块的开发.其中,采用FPGA完成对DDS芯片、PLL芯片和继电器相关控制引脚的信号控制,实现时钟信号的产生和选频分段输出.测试结果表明,模块输出的时钟信号满足预期的开发要求.
基于AD9954的DDS激励双PLL宽频带时钟合成模块的实现
【摘 要】
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利用直接数字频率合成法(DDS)和锁相频率合成法(PLL)相组合的时钟信号合成方法,来完成宽频带、低抖动时钟信号输出模块的开发.其中,采用FPGA完成对DDS芯片、PLL芯片和继电器相关控制引脚的信号控制,实现时钟信号的产生和选频分段输出.测试结果表明,模块输出的时钟信号满足预期的开发要求.
【机 构】
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中国核动力研究设计院核反应堆系统设计技术国家级重点实验室,四川成都610213
【出 处】
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中国仪器仪表
【发表日期】
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2021年8期
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