【摘 要】
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半导体工艺尺寸的急剧缩小使得提升数字电路容错能力变得尤为必要。传统的三模冗余会带来面积和功耗的巨大开销。本文提出一种信息冗余的容错设计方法,采用低密度奇偶校验(LD
【机 构】
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南京理工大学电子工程与光电技术学院
【基金项目】
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国家自然科学基金(61401205);江苏高校“青蓝工程”资助项目
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半导体工艺尺寸的急剧缩小使得提升数字电路容错能力变得尤为必要。传统的三模冗余会带来面积和功耗的巨大开销。本文提出一种信息冗余的容错设计方法,采用低密度奇偶校验(LDPC)码实现。由于数字电路中概率门模型的出错的概率ε与二进制对称信道(BSC)的噪声相似,因此将通信系统中的信道编译码方法应用到数字电路容错设计中。该设计在由逻辑门组成模块的输入输出端添加LDPC编译码。本文的LDPC码以1/2码率、816码长为例,并采用加权比特翻转(WBF)算法进行译码器设计。在ε∈(0.0001,0.1)范围内,对硬件冗余
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