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在基4的Booth算法得到部分积的基础上，采用了优化后的4：2压缩器的Wallace树对部分积求和，最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快，且延时小。用Verilog进行了功能描述，并用ISE9．2对其进行了综合。
32位无符号并行乘法器的设计与实现
【摘 要】
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在基4的Booth算法得到部分积的基础上，采用了优化后的4：2压缩器的Wallace树对部分积求和，最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快，且延时小。用V
【机 构】
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中南大学信息科学与工程学院
【出 处】
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计算机工程与科学
【发表日期】
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2010年4期
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