【摘 要】
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针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设
【机 构】
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大连理工大学微电子学院,辽宁大连116024
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针对图像传感器中传统锁相环(PLL)存在的功耗高、抖动大,以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低噪声、低抖动、快速锁定的分数分频全数字锁相环(ADPLL)设计方法.首先,采用动态调节锁定控制算法来降低回路噪声,缩短锁定时间.其次,设计了一个通用单元来实现数字时间转换器(DTC)和时间数字转换器(TDC)的集成,以降低该部分由于增益不匹配引起的抖动.基于180 nm CMOS工艺的仿真结果表明,在1.8 V电源电压下,该ADPLL能够实现250 MHz～2.8 GHz范围的频率输出,锁定时间为1.028 μs,当偏移载波频率为1 MHz时,相位噪声为-102.249 dBc/Hz,均方根抖动为1.7 ps.
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