论文部分内容阅读
近阈值电压技术通过降低晶体管的电源电压来降低芯片能耗和提升能效。但是,近阈值电压技术会在Cache中引起大量位错误,严重影响末级缓存的功能。针对近阈值电压下超过1%的位错误率造成的Cache故障问题,该文提出一种基于传统6T SRAM单元的可容错的末级缓存结构(FTLLC)。该策略对缓存条目中的错误进行了低错纠正和多错压缩,提高了Cache中数据保存的可靠性。为了验证FTLLC的有效性,该文在gem5中实现了该结构,并运行了SPEC CPU2006测试集进行仿真实验。结果表明,对于650 m V电压