【摘 要】
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以实现25×18位带符号快速数字乘法器为目标,采用改进的基4Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了
【机 构】
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辽宁大学物理学院,中国科学院计算技术研究所
【基金项目】
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辽宁省教育厅研究生教育教学改革联合培养项目(辽教函[2017]24号),2016年辽宁省博士科研启动基金指导计划项目(20161094).
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以实现25×18位带符号快速数字乘法器为目标,采用改进的基4Booth算法以3位编码产生部分积,优化最低位产生电路,使用统一的操作扩展各部分积符号位,相比于传统方法提高了阵列规则性、节省了芯片面积;用传输门构成基本压缩器,并在此基础上优化实现高阶压缩器,进而组成一个Wallace树结构,同时将9组部分积压缩为2组,使电路仅需3级压缩、关键路径延迟时间为8个异或门延迟,有效地提高了压缩效率和降低了关键路径延迟时间。采用GF28nmCMOS工艺,以全定制流程设计,版图面积为0.0112mm^2,仿真
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