【摘 要】
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提出了一种AES协处理器的结构设计，加解密部分采用加解密复用的单个轮函数迭代的无流水线结构，内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度．该协处理器可配
【机 构】
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北京同步科技有限公司,清华大学微电子学研究所
【基金项目】
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国家自然科学基金项目（60576027,60544008）,国家“八六三”计划项目（2006AA012415）
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提出了一种AES协处理器的结构设计，加解密部分采用加解密复用的单个轮函数迭代的无流水线结构，内含的密钥调度电路可进行128、192与256位密钥的动态双向密钥调度．该协处理器可配置在ECB、CBC或CTR工作模式下，工作模式与数据输入输出的处理不影响处理器的数据吞吐率．基于SMIC0．13μmCMOS工艺的综合结果表明，该电路的关键路径延时最短为4．45ns，在206MHz的最高时钟频率下，128位密钥长度下的数据吞吐率可达到2．4Gb／s．电路门数为7．848万门．
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