论文部分内容阅读
FullFlex系列双端口互连器件所拥有的丰富功能将在系统设计中为设计师提供前所未有的灵活性。FullFlex互连器件提供了250MHz的最大速度，与性能最为接近的竞争产品相比高出了50%。它们具有36Gb/s（在SDR操作中）和28.8Gb/s（在DDR操作中）的最大吞吐量，并通过采用延迟锁定环路（DLL）提供了出色的定时余量。FullFlex器件能够与任何标准SRAM接口一起使用，密度范围为0.5Mb～36Mb，并可在x18、x36或x72总线宽度配置中使用。由于拥有诸多的可配置选项以及至关重要的功能（本文将对此加以详述），因而使得FullFlex系列成为系统互连的首选解决方案。
FullFlex双端口互连器件既可以用作处理器间通信存储器，也可以用作单处理器伴随存储器。当用作处理器间通信存储器时，其丰富的内置功能简化了电路板设计，并为实现处理元件之间的高带宽数据传送创造了条件（如图1所示）。当用作伴随存储器时，该器件可提供高达36 Gb/s的专用存储带宽，而不受系统读/写比率的影响。
图：FullFlex在两个采用不同标准的处理器之间起一个互连器件的作用
特点和好处
确定性存取控制
当两个试图同时向相同的存储单元写入信息的处理器之间发生数据冲突时，互连器件将向那个未能成功完成写操作的处理器发送一个硬件中断信号。该中断始终出现在实际冲突发生之后5个周期，而冲突地址则被存储在一个片上寄存器中。对于每个地址冲突，硬件中断在单个时钟周期中被确定。当发生多个冲突时，则该引脚将在多个时钟周期中被确定；而且，第一个冲突地址将被存储于双端口之中。
这种中断方案的可预测性消除了冲突跟踪过程中的不确定性，并简化了所有从事冲突处理例行程序编制的设计师的工作任务。这既加快了软件设计进程，同时也缩短了系统调试时间。
可变阻抗匹配
在高速数字设计中，需要对关键信号进行正确的终接，以减少信号反射并保持信号完整性。可变阻抗匹配电路能够自动调节输出驱动强度，以抵消环境变化（比如：温度变化，如果不采取相应的对策，则它将导致走线阻抗的变化并造成信号反射）所产生的影响。在每个端口上，通过把两个专用引脚经由两个分离的校准电阻器接地的方法来对VIM（可变阻抗匹配）电路进行配置。电阻器的阻值决定了需要匹配的期望线路阻抗。线路阻抗的范围为20Ω～55Ω，而每个校准电阻器的阻值均为线路阻抗的5倍（即100Ω～275Ω）。
采用终接电阻器来实现线路阻抗匹配意味着：每条信号线路都必须采用一个电阻器。在那些采用超宽接口的系统（比如：72位数据总线）中，这意味着有可能需要采用144个电阻器。而采用可变阻抗匹配时，只需要4个分立电阻器（每个端口2个）就可以了。该特点不仅减少了材料用量，而且还节省了宝贵的印刷电路板面积资源。
回波时钟
在高速数字设计中，定时预算可能并不充足（时钟周期为5ns或更短）。在一个典型系统中，“发送器件”的时钟至数据时间通常大约为2ns～3ns，而“接收器件”的建立时间则为1ns左右。如果接收处理器仅采用其主时钟来完成所有的定时工作，则它留给信号传播延迟以及时钟偏移或抖动补偿的余量将非常之少。回波时钟是用于双端口输出数据的伴随时钟，而且，它们是通过对输入基准时钟进行调相而在内部生成的，旨在实现输出数据定时的匹配。双端口器件输出两对互补回波时钟，每对时钟与一半的数据位进行边缘对齐。这实现了更加准确的定时，并确保数据可被锁存在具有最大可用定时余量的处理元件上。
处理器能够采用回波时钟来锁存双端口器件所发送的数据。由于数据将是源同步型的，因此，诸如走线长度等因素的重要性有所下降。这实现了定时窗口的最大化，并确保在从双端口器件读取数据时不会发生时钟周期被浪费的现象。对于系统设计师而言，该特点的运用意味着定时预算将得到优化。
可选I/O标准
FullFlex双端口互连器件上的两个端口均能够独立地支持以下4种可用I/O标准中的1种。支持的I/O标准包括：3.3V LVTTL、2.5V LVCMOS、1.8V LVCMOS 和1.4V～1.9V eHSTL。为两个端口各提供了两个专用的端口标准选择引脚。这些引脚需要与静态电压电平相连，以在4种可用I/O标准当中选择1种。下表罗列了可供选择的标准。
FullFlex双端口器件能够在两个采用不同电接口的处理器之间充当桥接器，而无需采用外部电平移位器。该功能不仅削减了材料用量，而且还节省了宝贵的印刷电路板面积资源。
双倍数据速率
FullFlex互连器件的两个端口均可独立地进行配置，以支持单倍数据速率（SDR）或双倍数据速率（DDR）接口。在两个端口接口上都提供了一个专用的DDR选择引脚。当该引脚被确定时，指定端口将工作于DDR模式。
表1：可用的端口标准选择引脚和I/O标准
FullFlex互连器件能够在两个采用不同数据速率接口的处理器之间起桥接器的作用。当采用DDR功能时，给定总线宽度条件下的系统吞吐量将倍增，也可把所需的引脚数目减半，以保持相同的吞吐量。这在基于FPGA的设计中尤其有用，因为每增加一个引脚都会导致总硬件成本的相应上升。DDR 存储控制器可登录赛普拉斯公司的网站免费索取。
90nm工艺技术
FullFlex系列器件基于赛普拉斯先进的90nm工艺技术。与同类竞争解决方案相比，这提升了性能，并降低了成本。
可变内核电压
FullFlex双端口器件能够采用1.8V、1.5V甚至1.2V的内核电压源作为工作电源。该特点提供了一种灵活性，即：能够以性能的轻微下降为代价来实现功耗的最小化。
结论
通过把双端口互连器件的速度和吞吐量与简单存储器的架构灵活性和可扩缩性结合起来，赛普拉斯的新型FullFlex双端口互连器件将改变业界对互连器件的传统理解。由于FullFlex系列能够轻松地处理数据流，并允许将设计力量重新分配给项目的其他领域，因而在系统设计中提供了有形的价值。它们是那些需要进行高级处理的应用（比如：无线、图像处理、仪表和SAN/WAN市场）的理想选择。
FullFlex双端口互连器件既可以用作处理器间通信存储器，也可以用作单处理器伴随存储器。当用作处理器间通信存储器时，其丰富的内置功能简化了电路板设计，并为实现处理元件之间的高带宽数据传送创造了条件（如图1所示）。当用作伴随存储器时，该器件可提供高达36 Gb/s的专用存储带宽，而不受系统读/写比率的影响。
图：FullFlex在两个采用不同标准的处理器之间起一个互连器件的作用
特点和好处
确定性存取控制
当两个试图同时向相同的存储单元写入信息的处理器之间发生数据冲突时，互连器件将向那个未能成功完成写操作的处理器发送一个硬件中断信号。该中断始终出现在实际冲突发生之后5个周期，而冲突地址则被存储在一个片上寄存器中。对于每个地址冲突，硬件中断在单个时钟周期中被确定。当发生多个冲突时，则该引脚将在多个时钟周期中被确定；而且，第一个冲突地址将被存储于双端口之中。
这种中断方案的可预测性消除了冲突跟踪过程中的不确定性，并简化了所有从事冲突处理例行程序编制的设计师的工作任务。这既加快了软件设计进程，同时也缩短了系统调试时间。
可变阻抗匹配
在高速数字设计中，需要对关键信号进行正确的终接，以减少信号反射并保持信号完整性。可变阻抗匹配电路能够自动调节输出驱动强度，以抵消环境变化（比如：温度变化，如果不采取相应的对策，则它将导致走线阻抗的变化并造成信号反射）所产生的影响。在每个端口上，通过把两个专用引脚经由两个分离的校准电阻器接地的方法来对VIM（可变阻抗匹配）电路进行配置。电阻器的阻值决定了需要匹配的期望线路阻抗。线路阻抗的范围为20Ω～55Ω，而每个校准电阻器的阻值均为线路阻抗的5倍（即100Ω～275Ω）。
采用终接电阻器来实现线路阻抗匹配意味着：每条信号线路都必须采用一个电阻器。在那些采用超宽接口的系统（比如：72位数据总线）中，这意味着有可能需要采用144个电阻器。而采用可变阻抗匹配时，只需要4个分立电阻器（每个端口2个）就可以了。该特点不仅减少了材料用量，而且还节省了宝贵的印刷电路板面积资源。
回波时钟
在高速数字设计中，定时预算可能并不充足（时钟周期为5ns或更短）。在一个典型系统中，“发送器件”的时钟至数据时间通常大约为2ns～3ns，而“接收器件”的建立时间则为1ns左右。如果接收处理器仅采用其主时钟来完成所有的定时工作，则它留给信号传播延迟以及时钟偏移或抖动补偿的余量将非常之少。回波时钟是用于双端口输出数据的伴随时钟，而且，它们是通过对输入基准时钟进行调相而在内部生成的，旨在实现输出数据定时的匹配。双端口器件输出两对互补回波时钟，每对时钟与一半的数据位进行边缘对齐。这实现了更加准确的定时，并确保数据可被锁存在具有最大可用定时余量的处理元件上。
处理器能够采用回波时钟来锁存双端口器件所发送的数据。由于数据将是源同步型的，因此，诸如走线长度等因素的重要性有所下降。这实现了定时窗口的最大化，并确保在从双端口器件读取数据时不会发生时钟周期被浪费的现象。对于系统设计师而言，该特点的运用意味着定时预算将得到优化。
可选I/O标准
FullFlex双端口互连器件上的两个端口均能够独立地支持以下4种可用I/O标准中的1种。支持的I/O标准包括：3.3V LVTTL、2.5V LVCMOS、1.8V LVCMOS 和1.4V～1.9V eHSTL。为两个端口各提供了两个专用的端口标准选择引脚。这些引脚需要与静态电压电平相连，以在4种可用I/O标准当中选择1种。下表罗列了可供选择的标准。
FullFlex双端口器件能够在两个采用不同电接口的处理器之间充当桥接器，而无需采用外部电平移位器。该功能不仅削减了材料用量，而且还节省了宝贵的印刷电路板面积资源。
双倍数据速率
FullFlex互连器件的两个端口均可独立地进行配置，以支持单倍数据速率（SDR）或双倍数据速率（DDR）接口。在两个端口接口上都提供了一个专用的DDR选择引脚。当该引脚被确定时，指定端口将工作于DDR模式。
表1：可用的端口标准选择引脚和I/O标准
FullFlex互连器件能够在两个采用不同数据速率接口的处理器之间起桥接器的作用。当采用DDR功能时，给定总线宽度条件下的系统吞吐量将倍增，也可把所需的引脚数目减半，以保持相同的吞吐量。这在基于FPGA的设计中尤其有用，因为每增加一个引脚都会导致总硬件成本的相应上升。DDR 存储控制器可登录赛普拉斯公司的网站免费索取。
90nm工艺技术
FullFlex系列器件基于赛普拉斯先进的90nm工艺技术。与同类竞争解决方案相比，这提升了性能，并降低了成本。
可变内核电压
FullFlex双端口器件能够采用1.8V、1.5V甚至1.2V的内核电压源作为工作电源。该特点提供了一种灵活性，即：能够以性能的轻微下降为代价来实现功耗的最小化。
结论
通过把双端口互连器件的速度和吞吐量与简单存储器的架构灵活性和可扩缩性结合起来，赛普拉斯的新型FullFlex双端口互连器件将改变业界对互连器件的传统理解。由于FullFlex系列能够轻松地处理数据流，并允许将设计力量重新分配给项目的其他领域，因而在系统设计中提供了有形的价值。它们是那些需要进行高级处理的应用（比如：无线、图像处理、仪表和SAN/WAN市场）的理想选择。