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基于提高速度和减少面积的理念，对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点，研究并设计了采用Radix2的Booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器，并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明，Booth算法乘法器和CSA算法加法器树，在满足FIR数字滤波器的性能要求的同时，在电路实现面积上、尤其是速度上有明显的优化；并且当数据量越多时，优化也越明显。