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信号频率计稳定输出10M的trig_in作为参考信号,FPGA程序根据10M的参考源内部锁相调整TCXO的26M时钟信号。时钟锁定后,通过CCS(DSP的开发环境)控制DSP启动,会影响FPGA的时钟锁定。
FPGA的trig_in时钟同步总结
【摘 要】
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信号频率计稳定输出10M的trig_in作为参考信号,FPGA程序根据10M的参考源内部锁相调整TCXO的26M时钟信号。时钟锁定后,通过CCS(DSP的开发环境)控制DSP启动,会影响FPGA的时钟锁
【机 构】
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广州广电运通金融电子股份有限公司
【出 处】
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信息通信
【发表日期】
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2016年5期
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