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基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大，连线延迟不可预测，在很多中对关键路径的时延加以定理限制（包括上限、下限和一组路径的时延差） ，时延约束的实现需要布图算法来保证，一般时延驱动的布线算法只能定性地优化时延性能，不能满足定量要求，本文提出了高性能ＦＰＧＡ最短路径布线算法，以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束，更好地利用布线资源，对其它无时延约束的线网