【摘 要】
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针对抑制短环法构造的不可分层Qc—LDPC码无法采用部分并行译码结构的问题，基于FPGA设计了一种新型的分层译码器。实验仿真证明：相对于传统的分层译码算法，改进后的译码算法具有
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针对抑制短环法构造的不可分层Qc—LDPC码无法采用部分并行译码结构的问题，基于FPGA设计了一种新型的分层译码器。实验仿真证明：相对于传统的分层译码算法，改进后的译码算法具有更好的性能表现。选用Altera公司StrtixII系列的EP2S60F484C3器件，实现码长为2048、码率为3／4的（3，12）的不可分层Qc—LDPC码分层译码器的布局布线，综合优化。译码器在90MHz的工作频率下，最大译码迭代次数为5时，吞吐量可达到93．85Mbps。
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