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摘要：为了直接接收来自PC的显示信号，需要设计将VGA信号到CVBS信号的转换装置。本设计采用Focus公司的FS401 PC to TV Video Scan Converter芯片作为核心部分，输出VGA 640×480的60Hz逐行扫描，SVGA 800×600的60Hz逐行扫描和100Hz的隔行扫描的电视信号，还可以通过编程实现输入分辨率到输出格式的转换。
关键词：转换装置；FS401；分辨率；信号转换
Conversion of VGA to CVBS signal based on FS401
Li Ling
Xi’an shiyou university, Xi’an, 710065, China
Abstract: In order to receive the signal from PC, we need design the conversion device from VGA signal to CVBS signal, which fit many kinds of resolving powers. If we want to expand the function, we can also add the receive circuit of broadcast.
Key words: conversion; FS401; resolving power; signal transform
当前，将CVBS信号转换为VGA信号的产品琳琅满目，它们就是市场上常见的电视卡。而VGA到CVBS的转换器却并不多见，使用范围也不广泛。若要实现同屏对比、图像存储、模式可选等功能，就需要功能更加强大的芯片支持。本设计采用Focus公司的FS401 PC to TV Video Scan Converter芯片作为核心部分，它可以适用多种分辨率的输入，并且根据SMPTE-170M和CCIR-656标准把它们转换成NTSC或PAL制式。还可以通过编程实现输入分辨率到输出格式的转换。如果扩展功能，也可以增加广播电视信号的接收电路。
1FS401各模块功能介绍
FS401各模块的功能及信号传递方向如图1。
图1 FS401功能模块图
1.1 视频捕获器
包括A/D转换器，模数转换器，内置信号发生器，RGB/YUV矩阵，比例缩放和抖动滤波器。
(1)时序与控制。该装置由8个寄存器控制，分别具有控制水平垂直的采样、计数及启动中止等功能。(2)模数转换器。A/D转换器的地参考电压是GND，高参考电压是一个高阻抗的Vt，需跨接0.1uF的电容退耦。(3)内置信号发生器。CRE寄存器的BIPGEN位可以选择一种测试模式代替输入视频，产生内部信号，用于测试工作。(4)数字RGB多路选择器。EXADSEL管脚与CRE控制寄存器的BIPGEN相连，它控制了一套3组24位多路转换器，可以选择RGB的输入来源：①兼容TTL的RGB输入端口；②A/D转换器的输出；③BIPGEN。 (5)RGB的增益。在A/D转换器后，给其提供一个增益使它满足700mV或1000mV的RGB信号，由命令寄存器的RGBGAIN位设置。当使用该位时，Vadcref需置为1000mV。(6) RGB/YUV矩阵。每个像素通过RGB/YUV矩阵将24位的RGB格式转换为24位的YUV格式，UV的数值在形成16位YUV422数据流之前要经过滤波。(7)垂直缩放。16位的YUV422数据经代码转换器送至垂直缩放模块对像素进行处理，通过编程设置VSC寄存器来实现。(8)抖动滤波器。除了锐化功能外，FS401的抖动滤波器还具有可变比例的滤波响应。
1.2 帧存储控制器(FSC)
帧存储控制器的数据在FS401和帧缓存器间传递。正常操作下，用1个16M的SDRAM连接到帧存储控制器端口。此电路选用Samsung系列的芯片KM416S1021CT-G8。
SDRAM数据的更新可以通过连续的视频输出显示的更新来完成，因此，SDRAM的选择必须满足其最大帧频的延时要求，以符合所选视频，通常最小是40ms。
(1)SDRAM接口。该接口设计为一种1M×16部分型。(2)锁相环。所有的SDRAM通路与来源于OSC1时钟输入源的4fsc是同步的。通过帧存储控制器的锁相环乘以9，11或14形成80或100MHz的SDRAM时钟。(3)输入偏移及尺寸控制。除了与所有SDRAM的存取保持同步，帧存储控制器提供一系列偏移和尺寸变化功能。这些可以通过控制内部寄存器的值来实现，包括了输入水平偏移，输入垂直偏移，输入水平有效宽度，输入垂直有效高度。(4)输出偏移及尺寸控制。输出视频像素数据的同步和时序问题预先由视频格式的选择确定，同时要通过编辑偏移寄存器来确定有效图像的区域。包括了输出水平偏移及输出垂直偏移。(5)停格。设置命令寄存器的FREEZE位可以中断写入帧存储器的数据，此后捕获器会保持现有帧。(6)缩放。缩放功能由命令寄存器的ZOOM位设置控制。设为1时，放大2倍，在垂直和水平方向上像素被复制一遍完成缩放。同时，寄存器也可以通过编辑IHO和IVO添加偏移量。
1.3 视频解码器
(1)时序与控制。解码器计时部分的时钟与控制模块的时钟同步，时钟RAMCK_OUT来源于SDRAM锁相环。(2)水平缩放。通过编程修改HSC寄存器的值就可以实现。(3)数字视频解码器。对于复合信号和Y/C输出，从水平缩放部分传出的像素进入视频解码器，通过编程控制命令寄存器来预设水平和垂直时序，副载波频率和色度相位。 (4)YUV/RGB矩阵。对于RGB输出，从水平缩放出来的像素传输至该矩阵。通过设置命令寄存器的OFMT1-0来设定矩阵系数。(5)数字模拟转换器。3组10位的D/A转换器从视频解码器或YUV-RGB代码转换器接收数据，输出为RGB，YUV或CVBS信号。
2主体部分
FS401的外圍电路设计(方括号内为管脚号)如图2所示。
OSC1[2]与OSC1BUF[3]相连。这是解码器默认的时钟输入，输入由外部振荡器或者在OSC1与OSC1BUF间连1个晶振提供。NTSC的副载波频率是这个频率的4倍。所以，OSC1这个脚必须连接。OSC2[4]与OSC2BUF[5]相连。输入由外部振荡器，或者在OSC1与OSC1BUF间连1个晶振提供。PAL格式的副载波频率是这个频率的4倍。如果不需要可以接地，但是需要用PAL格式输出，所以这个引脚要接上。
图2 主体部分电路图
INTCPUEN[59]：该管脚控制CPU工作，即INTCPUEN为高时内部CPU工作。Vadcref[42]和Vtout为A/D转换参考输入和输出电压，范围为0.5mV～2V。EXTVGAEL[52]为A/D的VGA时钟源选择，高时为内部锁相环，低时为外部时钟。此电路选高。CLAMP_REF[46]为VGA参考同步脉冲输出。CLAMP可用作外部锁相环时钟输入，极性可选。Ccomp[8]为输入/输出参考电压。如果不加电压，需要接1个0.1uF的电容与Vddda相连，这样可以降低噪声，此时内部提供电压供3个D/A转换器工作；如果加电压，外接1.235V电压。Iref[9]是参考电流。在Iref与Vssda之间接1个392欧的电阻可以控制D/A电流的范围。Cbypass[11]是旁路电容。在Cbypass与Vddda之间接1个0.1uF的电容可以降低D/A输出噪声。
SIOA 10/7[25]连续地址的长度选择位。高时地址为10位；低时地址为7位。本电路选择低，即7位地址。SIOA0[26]为第0位的数据地址。高时地址为0x6A；低时地址为0x4A。本电路选择低，即地址为0x4A。SIODATA[24]与SIOCLK[23]为输入数据线和输入时钟线。它们分别与I2C控制总线的SDA和SCL相连。
研究了电路的设计方法、Protel DXP2004的使用方法，在此开发平台上采用Focus公司的FS401 PC to TV Video Scan Converter芯片作为核心设计VGA信号到CVBS信号的转换装置；设计转换装置的电路，编写I2C控制程序，实现视频格式转换。
参考文献
[1] K.Jack. Video Demystified (3rd Edition)[M].McGraw-Hill Professional,2001
[2] FOCUS.FS401, FS403 PC to TV Video Scan Converters.datasheet.2007
[3] [英]WilliamsT著，周玉坤译.电路设计技术与技巧(第二版)[M].北京：电子工业出版社，2006
[4] 刘刚，彭荣群.Protel DXP 2004 SP2原理图与PCB设计[M].北京：电子工业出版社，2007
关键词：转换装置；FS401；分辨率；信号转换
Conversion of VGA to CVBS signal based on FS401
Li Ling
Xi’an shiyou university, Xi’an, 710065, China
Abstract: In order to receive the signal from PC, we need design the conversion device from VGA signal to CVBS signal, which fit many kinds of resolving powers. If we want to expand the function, we can also add the receive circuit of broadcast.
Key words: conversion; FS401; resolving power; signal transform
当前，将CVBS信号转换为VGA信号的产品琳琅满目，它们就是市场上常见的电视卡。而VGA到CVBS的转换器却并不多见，使用范围也不广泛。若要实现同屏对比、图像存储、模式可选等功能，就需要功能更加强大的芯片支持。本设计采用Focus公司的FS401 PC to TV Video Scan Converter芯片作为核心部分，它可以适用多种分辨率的输入，并且根据SMPTE-170M和CCIR-656标准把它们转换成NTSC或PAL制式。还可以通过编程实现输入分辨率到输出格式的转换。如果扩展功能，也可以增加广播电视信号的接收电路。
1FS401各模块功能介绍
FS401各模块的功能及信号传递方向如图1。
图1 FS401功能模块图
1.1 视频捕获器
包括A/D转换器，模数转换器，内置信号发生器，RGB/YUV矩阵，比例缩放和抖动滤波器。
(1)时序与控制。该装置由8个寄存器控制，分别具有控制水平垂直的采样、计数及启动中止等功能。(2)模数转换器。A/D转换器的地参考电压是GND，高参考电压是一个高阻抗的Vt，需跨接0.1uF的电容退耦。(3)内置信号发生器。CRE寄存器的BIPGEN位可以选择一种测试模式代替输入视频，产生内部信号，用于测试工作。(4)数字RGB多路选择器。EXADSEL管脚与CRE控制寄存器的BIPGEN相连，它控制了一套3组24位多路转换器，可以选择RGB的输入来源：①兼容TTL的RGB输入端口；②A/D转换器的输出；③BIPGEN。 (5)RGB的增益。在A/D转换器后，给其提供一个增益使它满足700mV或1000mV的RGB信号，由命令寄存器的RGBGAIN位设置。当使用该位时，Vadcref需置为1000mV。(6) RGB/YUV矩阵。每个像素通过RGB/YUV矩阵将24位的RGB格式转换为24位的YUV格式，UV的数值在形成16位YUV422数据流之前要经过滤波。(7)垂直缩放。16位的YUV422数据经代码转换器送至垂直缩放模块对像素进行处理，通过编程设置VSC寄存器来实现。(8)抖动滤波器。除了锐化功能外，FS401的抖动滤波器还具有可变比例的滤波响应。
1.2 帧存储控制器(FSC)
帧存储控制器的数据在FS401和帧缓存器间传递。正常操作下，用1个16M的SDRAM连接到帧存储控制器端口。此电路选用Samsung系列的芯片KM416S1021CT-G8。
SDRAM数据的更新可以通过连续的视频输出显示的更新来完成，因此，SDRAM的选择必须满足其最大帧频的延时要求，以符合所选视频，通常最小是40ms。
(1)SDRAM接口。该接口设计为一种1M×16部分型。(2)锁相环。所有的SDRAM通路与来源于OSC1时钟输入源的4fsc是同步的。通过帧存储控制器的锁相环乘以9，11或14形成80或100MHz的SDRAM时钟。(3)输入偏移及尺寸控制。除了与所有SDRAM的存取保持同步，帧存储控制器提供一系列偏移和尺寸变化功能。这些可以通过控制内部寄存器的值来实现，包括了输入水平偏移，输入垂直偏移，输入水平有效宽度，输入垂直有效高度。(4)输出偏移及尺寸控制。输出视频像素数据的同步和时序问题预先由视频格式的选择确定，同时要通过编辑偏移寄存器来确定有效图像的区域。包括了输出水平偏移及输出垂直偏移。(5)停格。设置命令寄存器的FREEZE位可以中断写入帧存储器的数据，此后捕获器会保持现有帧。(6)缩放。缩放功能由命令寄存器的ZOOM位设置控制。设为1时，放大2倍，在垂直和水平方向上像素被复制一遍完成缩放。同时，寄存器也可以通过编辑IHO和IVO添加偏移量。
1.3 视频解码器
(1)时序与控制。解码器计时部分的时钟与控制模块的时钟同步，时钟RAMCK_OUT来源于SDRAM锁相环。(2)水平缩放。通过编程修改HSC寄存器的值就可以实现。(3)数字视频解码器。对于复合信号和Y/C输出，从水平缩放部分传出的像素进入视频解码器，通过编程控制命令寄存器来预设水平和垂直时序，副载波频率和色度相位。 (4)YUV/RGB矩阵。对于RGB输出，从水平缩放出来的像素传输至该矩阵。通过设置命令寄存器的OFMT1-0来设定矩阵系数。(5)数字模拟转换器。3组10位的D/A转换器从视频解码器或YUV-RGB代码转换器接收数据，输出为RGB，YUV或CVBS信号。
2主体部分
FS401的外圍电路设计(方括号内为管脚号)如图2所示。
OSC1[2]与OSC1BUF[3]相连。这是解码器默认的时钟输入，输入由外部振荡器或者在OSC1与OSC1BUF间连1个晶振提供。NTSC的副载波频率是这个频率的4倍。所以，OSC1这个脚必须连接。OSC2[4]与OSC2BUF[5]相连。输入由外部振荡器，或者在OSC1与OSC1BUF间连1个晶振提供。PAL格式的副载波频率是这个频率的4倍。如果不需要可以接地，但是需要用PAL格式输出，所以这个引脚要接上。
图2 主体部分电路图
INTCPUEN[59]：该管脚控制CPU工作，即INTCPUEN为高时内部CPU工作。Vadcref[42]和Vtout为A/D转换参考输入和输出电压，范围为0.5mV～2V。EXTVGAEL[52]为A/D的VGA时钟源选择，高时为内部锁相环，低时为外部时钟。此电路选高。CLAMP_REF[46]为VGA参考同步脉冲输出。CLAMP可用作外部锁相环时钟输入，极性可选。Ccomp[8]为输入/输出参考电压。如果不加电压，需要接1个0.1uF的电容与Vddda相连，这样可以降低噪声，此时内部提供电压供3个D/A转换器工作；如果加电压，外接1.235V电压。Iref[9]是参考电流。在Iref与Vssda之间接1个392欧的电阻可以控制D/A电流的范围。Cbypass[11]是旁路电容。在Cbypass与Vddda之间接1个0.1uF的电容可以降低D/A输出噪声。
SIOA 10/7[25]连续地址的长度选择位。高时地址为10位；低时地址为7位。本电路选择低，即7位地址。SIOA0[26]为第0位的数据地址。高时地址为0x6A；低时地址为0x4A。本电路选择低，即地址为0x4A。SIODATA[24]与SIOCLK[23]为输入数据线和输入时钟线。它们分别与I2C控制总线的SDA和SCL相连。
研究了电路的设计方法、Protel DXP2004的使用方法，在此开发平台上采用Focus公司的FS401 PC to TV Video Scan Converter芯片作为核心设计VGA信号到CVBS信号的转换装置；设计转换装置的电路，编写I2C控制程序，实现视频格式转换。
参考文献
[1] K.Jack. Video Demystified (3rd Edition)[M].McGraw-Hill Professional,2001
[2] FOCUS.FS401, FS403 PC to TV Video Scan Converters.datasheet.2007
[3] [英]WilliamsT著，周玉坤译.电路设计技术与技巧(第二版)[M].北京：电子工业出版社，2006
[4] 刘刚，彭荣群.Protel DXP 2004 SP2原理图与PCB设计[M].北京：电子工业出版社，2007