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摘要：本文针对一体化侦察通信接收机高速数据传输的需求，提出了一种基于SOPC实现PCI总线高速传输系统的设计方案。该方案将PCI桥与用户逻辑集成到一片FPGA上，并利用片上CPU实现了DMA控制器的自动配置和总线异常处理，提高了系统数据速率。经硬件平台验证，该设计能够实现大于100M bytes/s的PCI总线传输速率。
关键字：PCI总线；现场可编程门阵列；片上系统；直接存储器存储
随着战场电磁环境复杂程度越来越高，侦察与通信系统的融合成为一种必然的发展趋势。数据量大、算法复杂是数字化侦察接收系统的主要特征。使用DSP和FPGA进行高速信号谱分析、滤波等预处理，借助通用计算机平台实现信号的分选、显示等后处理是一种理想的系统设计方案。因此，如何构建与PC机间的高速数据通道，便成了侦察接收系统设计中的关键问题之一。PCI(Peripheral Component Interconnect)总线，即外围部件互连总线，是目前应用最广泛的一种高速同步总线，在32位总线宽度33Mz时钟下，其理论最大传输速率可达132Mbyte/s(64位总线宽度66MHz时可达到528Mbyte/s)，因此成为上述侦察接收系统中高传输速率、低成本PC接口的首选实现方式。目前，实现PCI总线接口的常用方法有两种：一是采用专门的PCI桥芯片实现PCI接口，如PLX 公司的PCI905X系列芯片等；二是使用可编程芯片实现PCI接口。
随着集成电路技术的发展，可编程芯片成本越来越低、资源越来越丰富，用户可将PCI桥和其它用户逻辑在一片可编程芯片上实现，其中后者不需要额外的PCI桥芯片，系统硬件电路得以简化，系统的稳定性和可靠性更高，进而可以缩短系统开发周期。 基于以上考虑，本文提出一种采用可编程片上系统(System-On-Programmable-Chip，SOPC)实现侦察接收机PCI总线高速数据传输系统的设计方案，并采用直接存储器访问(Direct Memory Access，DMA)传输方式来提高数据传输速率。
1PCI总线接口方案设计
在PCI总线接口标准中，根据数据传输的发起者所在位置，PCI接口有从模式和主模式两种工作模式。根据工作方式的不同，DMA传输方式可分为连续式DMA(Continuous DMA)和集散式DMA(Scatter-Gather DMA)两种。
1.1PCI模式的选择
PCI总线标准中，由PC发起数据传输、读/写PCI接口卡的模式称为从模式。这种模式只要求PCI接口设备具备PCI从设备的功能，接口逻辑相对较简单；主模式是由PCI接口卡主动读写PC内存，PCI接口的逻辑相对复杂。频繁地要求PC发起数据传输会占用PC的资源，为了减少PC的负担，使其有更多的资源用于后续的数字信号处理，在侦察接收系统中，PCI接口卡的传输模式选择主传输模式。
1.2DMA传输方式的选择
DMA是提高数据传输速率和微处理器使用效率的一种数据传输机制。连续式DMA用于实现连续数据块的传输，即在一次DMA传输中设备端读/写物理地址连续变化(读存储器空间)或不变化(读IO口)，PC端的物理存储地址连续变化。集散式DMA用于实现不连续数据块的传输，各传输数据块的起始读/写地址和长度都可以不同，它采用一个寄存器链表存储每个数据块的读/写起始地址和长度，DMA传输过程中自动从该链表加载地址和长度信息。集散模式DMA应用灵活，其缺点是在传输完一个数据块之后要重新配置DMA控制寄存器的值，速度比连续模式稍慢。在侦察接收系统中，DMA传输模式选择连续式传输模式。
1.3PCI总线DMA传输方案设计
PCI接口总体结构框图如图1所示。数据输入到乒乓RAM缓冲区，乒乓切换信号通知CPU数据准备好，CPU通过PCI桥的控制状态寄存器判断PC端是否备妥，如PC备妥则配置并启动DMA控制器，DMA控制器读口从乒乓RAM中读数据，写口将数据写至PCI总线访问端，PCI总线接口单元申请并获得PCI总线访问权，将数据送上PCI总线。
2PCI总线接口的SOPC实现
SOPC是Altera公司提出的一种灵活、高效的片上系统解决方案，它将处理器、存储器、I/O口以及一些通用的功能模块集成在一个PLD器件上，构成一个可编程的片上系统。利用SOPC开发侦察接收机中的PCI总线接口，具有开发周期短、系统稳定性好的优点。
2.1系统实现
PCI总线接口的SOPC内部结构如图2所示。实现PCI总线DMA传输系统使用到4类功能模块，分别是实现PCI桥逻辑的pci_comiler组件(pci_compiler)、负责数据传输的DMA控制器(dma)、控制整个SOPC的NiosII 处理器(cpu)及其数据程序存储器(onchip_mem)，以及SOPC和外部用户逻辑通信的接口模块(BA1、DMARD和datardy)，上述组件通过avalon总线连接在一起组成SOPC。
PCI总线DMA传输系统功能模块之间的交互过程如图3所示，过程描述如下：
(1)CPU等待PC使能DMA传输，PC使能DMA后，执行(2)；
(2)PC等待乒乓RAM的数据准备好信号，数据准备好后，执行(3)；
(3)CPU将DMA的读/写地址和传输长度参数写入DMA控制器中，使能DMA控制器，DMA控制器开始数据传输，即读口通过DMARD接口从RAM中读数，写口将数据写到PCI桥，PCI桥将数据送至PCI总线；
(4)当传输结束后，DMA控制器产生一个中断(IRQ1)送CPU；
(5)CPU判断传输是否完成，传输完成则通过PCI桥向PC发送中断，并执行(1)，开始下一次DMA传输；
(6)PCI总线发生异常时，PCI桥逻辑中断CPU，CPU查询异常状态，并自动从异常中恢复。
2.2PCI总线异常的自动处理
PCI总线DMA传输过程中，可能出现的异常包括：
(1)PCI总线上SERR信号为高，系统错误。
(2)PCI总线上PERR信号为高，数据奇偶校验错误；
(3)主设备或从设备中止传输；
(4)主设备或从设备中止传输，或重试次数超过门限，导致PCI桥对总线读/写失败。
在侦察接收系统设计中，上述异常一旦发生，PCI接口便中断Nios CPU，CPU接收到中断后，通过查询PCI桥的控制寄存器访问(Control Register Access，CRA)空间，获得异常信息。系统错误发生时，PCI接口设备是没有办法恢复的，在这种情况下，Nios CPU可点亮指示灯，指示系统错误发生；其它异常情况发生后，Nios CPU可立即通过对DMA控制器的状态空间的长度写零来停止DMA传输，然后重新启动DMA传输，让系统从异常中恢复过来。
2.3提高PCI总线DMA速率的优化措施
为了尽可能提高DMA传输速率，本方案中共采取了以下三个方面的措施。
(1)PCI总线的突发传输与Avalon总线的流水线操作
为了提高系统传输速率，应充分利用PCI总线的突发传输特性，使PCI总线处于突发传输状态。为此，在系统设计中，一方面使Avalon总线工作于流水线模式下，降低Avalon总线的延迟时间；另一方面适当增大缓存存储空间，避免因缓冲区满造成的传输延迟等待。
(2)DMA控制的优化
为了使DMA传输更为灵活，如程序运行过程中改变DMA长度、读写地址、数据的帧长度，以及发生异常时程序自动恢复等，本文中使用Nios CPU控制DMA传输。CPU的主要任务是在PC使能DMA和数据准备好时启动DMA传输，应尽可能使程序紧凑，减少冗余操作，做到条件具备立即启动DMA传输。
(3)功能模块的时钟设置
如图2所示，SOPC中包括7个功能组件，为了进一步提高系统的速度，需要分别让这7个组件的时钟处于最佳状态。PCI总线访问相关组件的时钟为33MHz，Nios CPU相关的组件运行在150MHz时钟上。使系统在正确稳定运行的基础上，最大限度地提高运行速度。
3结束语
本文给出了一种基于SOPC系统的PCI总线高速DMA传输方案。与传统的使用PCI桥芯片实现PCI总线的方案相比，该方案将PCI桥和用户逻辑在一片FPGA中实现，减少了硬件电路的复杂度、降低了系统成本；采用SOPC创建PCI桥，大大缩短了开发周期，提高了系统的可靠性，且因使用了片上Nios CPU进行DMA的在线配置和自动异常处理，使DMA传输更加灵活。通过在EP3C120芯片上验证，该设计能够实现大于100Mbytes/s的PCI总线DMA传输速率。
参考文献
[1] 闵小平，陆达. 基于FPGA支持PCI接口的片上系统实现[J]. 计算机应用研究，2007，24(8): 272-275.
[2] 梁科，李国峰. 通用多通道高性能DMA控制器设计[J]. 天津大学学报，2008，41(5): 621-626.
[3] 颜建峰，吴宁. 基于PCI总线的DMA高速数据传输系统[J]. 电子科技大学学报，2007，36(5): 858-861.
[4] 黄崧，曾芳玲，杨景曙. 嵌入式智能云控制系统的原理与设计[J]. 电光与控制，2007，14(3): 99-102.
作者简介
张用宇(1977-)，男，湖北鄂州，硕士，工程师，研究方向为无线通信系统与技术。
屈晓旭(1976-)，男，黑龙江佳木斯，硕士，讲师，研究方向为跳频通信、抗干扰通信技术，通信地址：湖北武汉海军工程大学电子工程学院通信工程系。
关键字：PCI总线；现场可编程门阵列；片上系统；直接存储器存储
随着战场电磁环境复杂程度越来越高，侦察与通信系统的融合成为一种必然的发展趋势。数据量大、算法复杂是数字化侦察接收系统的主要特征。使用DSP和FPGA进行高速信号谱分析、滤波等预处理，借助通用计算机平台实现信号的分选、显示等后处理是一种理想的系统设计方案。因此，如何构建与PC机间的高速数据通道，便成了侦察接收系统设计中的关键问题之一。PCI(Peripheral Component Interconnect)总线，即外围部件互连总线，是目前应用最广泛的一种高速同步总线，在32位总线宽度33Mz时钟下，其理论最大传输速率可达132Mbyte/s(64位总线宽度66MHz时可达到528Mbyte/s)，因此成为上述侦察接收系统中高传输速率、低成本PC接口的首选实现方式。目前，实现PCI总线接口的常用方法有两种：一是采用专门的PCI桥芯片实现PCI接口，如PLX 公司的PCI905X系列芯片等；二是使用可编程芯片实现PCI接口。
随着集成电路技术的发展，可编程芯片成本越来越低、资源越来越丰富，用户可将PCI桥和其它用户逻辑在一片可编程芯片上实现，其中后者不需要额外的PCI桥芯片，系统硬件电路得以简化，系统的稳定性和可靠性更高，进而可以缩短系统开发周期。 基于以上考虑，本文提出一种采用可编程片上系统(System-On-Programmable-Chip，SOPC)实现侦察接收机PCI总线高速数据传输系统的设计方案，并采用直接存储器访问(Direct Memory Access，DMA)传输方式来提高数据传输速率。
1PCI总线接口方案设计
在PCI总线接口标准中，根据数据传输的发起者所在位置，PCI接口有从模式和主模式两种工作模式。根据工作方式的不同，DMA传输方式可分为连续式DMA(Continuous DMA)和集散式DMA(Scatter-Gather DMA)两种。
1.1PCI模式的选择
PCI总线标准中，由PC发起数据传输、读/写PCI接口卡的模式称为从模式。这种模式只要求PCI接口设备具备PCI从设备的功能，接口逻辑相对较简单；主模式是由PCI接口卡主动读写PC内存，PCI接口的逻辑相对复杂。频繁地要求PC发起数据传输会占用PC的资源，为了减少PC的负担，使其有更多的资源用于后续的数字信号处理，在侦察接收系统中，PCI接口卡的传输模式选择主传输模式。
1.2DMA传输方式的选择
DMA是提高数据传输速率和微处理器使用效率的一种数据传输机制。连续式DMA用于实现连续数据块的传输，即在一次DMA传输中设备端读/写物理地址连续变化(读存储器空间)或不变化(读IO口)，PC端的物理存储地址连续变化。集散式DMA用于实现不连续数据块的传输，各传输数据块的起始读/写地址和长度都可以不同，它采用一个寄存器链表存储每个数据块的读/写起始地址和长度，DMA传输过程中自动从该链表加载地址和长度信息。集散模式DMA应用灵活，其缺点是在传输完一个数据块之后要重新配置DMA控制寄存器的值，速度比连续模式稍慢。在侦察接收系统中，DMA传输模式选择连续式传输模式。
1.3PCI总线DMA传输方案设计
PCI接口总体结构框图如图1所示。数据输入到乒乓RAM缓冲区，乒乓切换信号通知CPU数据准备好，CPU通过PCI桥的控制状态寄存器判断PC端是否备妥，如PC备妥则配置并启动DMA控制器，DMA控制器读口从乒乓RAM中读数据，写口将数据写至PCI总线访问端，PCI总线接口单元申请并获得PCI总线访问权，将数据送上PCI总线。
2PCI总线接口的SOPC实现
SOPC是Altera公司提出的一种灵活、高效的片上系统解决方案，它将处理器、存储器、I/O口以及一些通用的功能模块集成在一个PLD器件上，构成一个可编程的片上系统。利用SOPC开发侦察接收机中的PCI总线接口，具有开发周期短、系统稳定性好的优点。
2.1系统实现
PCI总线接口的SOPC内部结构如图2所示。实现PCI总线DMA传输系统使用到4类功能模块，分别是实现PCI桥逻辑的pci_comiler组件(pci_compiler)、负责数据传输的DMA控制器(dma)、控制整个SOPC的NiosII 处理器(cpu)及其数据程序存储器(onchip_mem)，以及SOPC和外部用户逻辑通信的接口模块(BA1、DMARD和datardy)，上述组件通过avalon总线连接在一起组成SOPC。
PCI总线DMA传输系统功能模块之间的交互过程如图3所示，过程描述如下：
(1)CPU等待PC使能DMA传输，PC使能DMA后，执行(2)；
(2)PC等待乒乓RAM的数据准备好信号，数据准备好后，执行(3)；
(3)CPU将DMA的读/写地址和传输长度参数写入DMA控制器中，使能DMA控制器，DMA控制器开始数据传输，即读口通过DMARD接口从RAM中读数，写口将数据写到PCI桥，PCI桥将数据送至PCI总线；
(4)当传输结束后，DMA控制器产生一个中断(IRQ1)送CPU；
(5)CPU判断传输是否完成，传输完成则通过PCI桥向PC发送中断，并执行(1)，开始下一次DMA传输；
(6)PCI总线发生异常时，PCI桥逻辑中断CPU，CPU查询异常状态，并自动从异常中恢复。
2.2PCI总线异常的自动处理
PCI总线DMA传输过程中，可能出现的异常包括：
(1)PCI总线上SERR信号为高，系统错误。
(2)PCI总线上PERR信号为高，数据奇偶校验错误；
(3)主设备或从设备中止传输；
(4)主设备或从设备中止传输，或重试次数超过门限，导致PCI桥对总线读/写失败。
在侦察接收系统设计中，上述异常一旦发生，PCI接口便中断Nios CPU，CPU接收到中断后，通过查询PCI桥的控制寄存器访问(Control Register Access，CRA)空间，获得异常信息。系统错误发生时，PCI接口设备是没有办法恢复的，在这种情况下，Nios CPU可点亮指示灯，指示系统错误发生；其它异常情况发生后，Nios CPU可立即通过对DMA控制器的状态空间的长度写零来停止DMA传输，然后重新启动DMA传输，让系统从异常中恢复过来。
2.3提高PCI总线DMA速率的优化措施
为了尽可能提高DMA传输速率，本方案中共采取了以下三个方面的措施。
(1)PCI总线的突发传输与Avalon总线的流水线操作
为了提高系统传输速率，应充分利用PCI总线的突发传输特性，使PCI总线处于突发传输状态。为此，在系统设计中，一方面使Avalon总线工作于流水线模式下，降低Avalon总线的延迟时间；另一方面适当增大缓存存储空间，避免因缓冲区满造成的传输延迟等待。
(2)DMA控制的优化
为了使DMA传输更为灵活，如程序运行过程中改变DMA长度、读写地址、数据的帧长度，以及发生异常时程序自动恢复等，本文中使用Nios CPU控制DMA传输。CPU的主要任务是在PC使能DMA和数据准备好时启动DMA传输，应尽可能使程序紧凑，减少冗余操作，做到条件具备立即启动DMA传输。
(3)功能模块的时钟设置
如图2所示，SOPC中包括7个功能组件，为了进一步提高系统的速度，需要分别让这7个组件的时钟处于最佳状态。PCI总线访问相关组件的时钟为33MHz，Nios CPU相关的组件运行在150MHz时钟上。使系统在正确稳定运行的基础上，最大限度地提高运行速度。
3结束语
本文给出了一种基于SOPC系统的PCI总线高速DMA传输方案。与传统的使用PCI桥芯片实现PCI总线的方案相比，该方案将PCI桥和用户逻辑在一片FPGA中实现，减少了硬件电路的复杂度、降低了系统成本；采用SOPC创建PCI桥，大大缩短了开发周期，提高了系统的可靠性，且因使用了片上Nios CPU进行DMA的在线配置和自动异常处理，使DMA传输更加灵活。通过在EP3C120芯片上验证，该设计能够实现大于100Mbytes/s的PCI总线DMA传输速率。
参考文献
[1] 闵小平，陆达. 基于FPGA支持PCI接口的片上系统实现[J]. 计算机应用研究，2007，24(8): 272-275.
[2] 梁科，李国峰. 通用多通道高性能DMA控制器设计[J]. 天津大学学报，2008，41(5): 621-626.
[3] 颜建峰，吴宁. 基于PCI总线的DMA高速数据传输系统[J]. 电子科技大学学报，2007，36(5): 858-861.
[4] 黄崧，曾芳玲，杨景曙. 嵌入式智能云控制系统的原理与设计[J]. 电光与控制，2007，14(3): 99-102.
作者简介
张用宇(1977-)，男，湖北鄂州，硕士，工程师，研究方向为无线通信系统与技术。
屈晓旭(1976-)，男，黑龙江佳木斯，硕士，讲师，研究方向为跳频通信、抗干扰通信技术，通信地址：湖北武汉海军工程大学电子工程学院通信工程系。