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介绍了在QuartusⅡ软件平台上用VHDL语言和宏单元模块实现基于FPGA的(2,1,6)自正交系统卷积码和4×4行列交织器的一种方法,并对它们的工作和设计原理做了简单的介绍。最后,通过仿真测试验证了卷积码的纠错功能。还验证了原始数据经过交织后码字顺序发生改变,再经过解交织又恢复原来顺序的交织功能。