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对一般除法器的运算过程进行分析可得出,通过快速移位操作可以实现操作数有效位的对齐,从而减少运算所需的周期,提高运算速度。设计了优化的移位减法除法器的总体结构,并详细给出了关键模块的设计。实现了32位无符号整数除法器,仿真和综合结果表明其功能正确,使用逻辑量小,运行频率可达99.23MHz。
基于FPGA的移位减法除法器优化设计与实现
【摘 要】
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对一般除法器的运算过程进行分析可得出,通过快速移位操作可以实现操作数有效位的对齐,从而减少运算所需的周期,提高运算速度。设计了优化的移位减法除法器的总体结构,并详细
【机 构】
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军械工程学院政治部
【出 处】
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国防技术基础
【发表日期】
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2010年08期
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