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期刊论文
数字锁相环的ASIC设计
数字锁相环的ASIC设计
来源 :西安科技大学学报 | 被引量 : 0次 | 上传用户:mythdream1
【摘 要】
:
根据锁相环的特点,提出了利用ASIC算法设计数字锁相环DPLL.在对其进行严格数学推导和分析的基础上,在FPGA上得以实现.从原理上分析了稳态误差的减小和稳态建立的过程,最后给
【作 者】
:
王勉华
程勇
傅永耀
【机 构】
:
西安科技大学
【出 处】
:
西安科技大学学报
【发表日期】
:
2005年2期
【关键词】
:
数字锁相环
ASIC设计
DPLL
算法设计
数学推导
FPGA
稳态误差
语言编程
VHDL
相位抖动
锁定
digital PLL
Pld
Vhdl
S
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根据锁相环的特点,提出了利用ASIC算法设计数字锁相环DPLL.在对其进行严格数学推导和分析的基础上,在FPGA上得以实现.从原理上分析了稳态误差的减小和稳态建立的过程,最后给出了利用VHDL语言编程仿真的结果.整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果.
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