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摘 要：本文介绍了通过整合FPGA和PCB设计工具以及采用高密度互连(HDI)等先进的制造工艺优化PCB设计的基本方法，也概述了利用FPGA的灵活I/O特性降低PCB制造成本的方法。
关键词：PCB设计 FPGA设计 FPGA I/O设计数据 PCB布线
电子工业背后的推动力是对更快、更便宜的产品的需求以及在竞争厂商之前将产品推向市场。IC技术的进步一直以来就是促使功能增加和性能提高的主要因素之一，而FPGA技术也一直以非常快的速度在发展。与ASIC和定制IC相比，FPGA是一种更具有吸引力的选择。FPGA技术的进步对下游产业产生的效应影响到了PCB行业，这些高管脚数和高性能封装推动新的PCB生产及设计技术具有诸如嵌入无源器件、数千兆位信号和EMI分析等功能，并对专用的高密度和高性能布线提出了需求。基本的系统设计方法也在发生变化，对FPGA和PCB的设计可以并行进行以降低系统成本、优化系统性能并缩短设计周期。
一、 传统的设计方法
PCB采用原理图输入方法，而FPGA设计流程采用的方法基于硬件描述语言。对复杂度不高的器件来说，传统流程是可以接受的，FPGA和PCB可以在不同的设计环境中分别进行设计。然而，这种传统的FPGA和PCB设计小组独立工作模式带来的是以下这种串行步骤：
将FPGA I/O设计数据传送到PCB流程通常需要人工进行数据的重新输入(介于步骤3和4之间)。每个引脚有很多属性，包括逻辑信号名、物理引脚号、引脚方向、引脚组(引脚交换组)、FPGA器件普通引脚名称和差分信号引脚对等。这样，有一千个引脚的器件意味着PCB库管理员需要无任何差错地输入6,000个数据。为了适合原理图纸张的大小，高引脚数量的符号通常需要被分割成若干部分。这些部分的符号创建和管理工作需要花数天到数周的时间。每次FPGA到信号引脚映射关系的修改所导致的原理图连接更新同样也是一个漫长又容易出错的过程。如果逻辑信号名和物理引脚号在FPGA流程和PCB流程之间没有得到同步，那么放置在PCB上的FPGA就可能无法正常工作。
二、FPGA-PCB设计流程
FPGA设计师必须满足综合和布局布线约束以符合时序规定要求，而PCB设计师必须在后端约束设计以便满足系统级的时序和SI要求。为了满足严峻的上市时间目标，一块PCB可能包含多个并行设计的高引脚数FPGA。每个FPGA封装内引脚输出的变化必须连续反馈给PCB原理图和版图设计数据库。PCB的高速SI分析工具必须能够访问I/O收发器的验证模型。为了完整或满足高速时序要求的PCB布线也可能要求FPGA引脚输出的调整。在这双重跟踪过程中，FPGA设计师可以使用来自EDA供应商和FPGA供应商的工具。PCB设计师可以使用另外一家EDA供应商的工具，而这一工具不必与FPGA工具供应商提供的工具相同。
为了确保获得正确的性能，需要执行包括PCB上实际布线在内的高速验证。随着数千兆位高速信号的普及，FPGA供应商提供的设计套件必须包含精确的IBIS、Spice或VHDL-AMS模型。有了这些模型以及能够在GHz范围内进行信号分析的PCB验证工具，整个设计的SI和性能就能得到充分验证。
如果设计小组能在FPGA I/O设计阶段就开始前端的合作，那么他们势必就能消除设计的反复。对于适合FPGA和PCB实现的独特并行、交互式设计方法来说这是一种非常迫切的需求，它能最大可能地创建可布线的设计，并一次性地满足SI和时序要求。
三、FPGA的I/O特性
现代FPGA架构包含可编程的I/O，可支持50种以上不同的I/O标准。一般用得比较多的是单端和低电压差分信号(LVDS)I/O标准。虽然FPGA I/O设计是可变的，但它们的灵活性也有一定的限制。现代的FPGA器件架构将引脚集合分组成“引脚组(pin-bank)”。在同一个引脚组中引脚共享参考电压等某些共同的特性，因此通常是可交换的。但在不同引脚组中的引脚可能被指定不兼容的I/O标准，因此会导致不同的情况。
LVDS信号线对主要用于高速信号传输，此时SI问题比较突出。当FPGA器件中的一个信号被赋于LVDS I/O标准时，这个FPGA信号就需要用到FPGA封装中的2个引脚。LVDS信号会改善PCB的性能，但也会产生附加的约束条件。LVDS线对必须：1)长度差在±10%之内；2)在整个走线长度内差分线对保持固定的间距。
FPGA逻辑信号使用太多的LVDS I/O标准会导致使用更大且具有更多引脚的FPGA封装。而不采用LVDS I/O标准意味着产品性能会受到限制，甚至达到许多产品设计小组无法接受的程度。从单个引脚到双引脚I/O标准(或反过来)的轻易改变能力能使整个设计小组使用最少的LVDS I/O信号满足系统性能约束条件。总之，尽量减少LVDS的使用可以降低PCB制造的复杂性和成本。
四、FPGA对PCB设计、制造技术的优化
FPGA性能优化前PCB的布线情况是:FPGA的32位总线必须直接与连接器进行通讯，这是一个高速总线，其上所有网络必须匹配以获得适当的偏斜控制。为使所有的走线,长度与最长网络相匹配，布线器增加了很多蛇形走线。从PCB布线的角度来看，其结果是一团糟：有很多额外的拥塞、太多额外的走线以及一个工作性能并非最优的总线。FPGA的性能优化后PCB的布线情况是:布线器对所有的走线长度与最长走线进行匹配。即使这样，每条走线的长度也只有1.8英寸，而此前为3.2英寸，更短的匹配长度使总线延时减少到320皮秒。这种性能优化是整合FPGA和PCB设计过程的结果，它可获得理想的FPGA管脚图。
高端FPGA的高管脚数和高管脚密度需要将FPGA装配到PCB上，然后再将它们连接到板上的其它IC。在很小的面积上有如此多管脚，以致采用普通PCB制造工艺几乎不可能进行内部连线。其结果是，这些器件促进了先进PCB制造技术的采用，例如高密度互连(HDI)以及嵌入无源器件等。HDI在PCB上使用IC制造技术。HDI层沉积在传统PCB压合层上(例如FR4)，可以制造出很窄的走线和很小的过孔(微过孔)，并很容易使扇出远离高密度封装，通常是球栅阵列(BGA)或芯片级封装(CSP)。另外，使用这些HDI技术还需要能够理解这种PCB和IC混合生产技术的专用PCB布局软件。
此外，这些高管脚数器件需要很多去耦电容和端接电阻以保证工作性能，传统的SMD无源器件会占用表面层的宝贵面积。通过将这些无源器件嵌入到PCB内层，PCB的尺寸可大大减少，同时性能也能得到提高。
就像其它任何新兴技术一样，随着支持它们的基础技术的发展，其成本将下降。嵌入无源器件技术便是如此，它曾经仅用于非常前沿的设计，但现在它甚至用在那些要求小尺寸、高功能的消费类产品中。依靠正确的软件工具以及FPGA和PCB设计并行路径之间的紧密合作，FPGA设计和实现进度就可能节省“周”通常学会高效地使用多个引脚组可以物理优化FPGA的I/O，并消除总线中的交叉信号，同时也可能减少制造PCB所需的信号层数量，从而达到降低成本的目的。
参考文献
《CPLD/FPGA的开发与应用》徐志军编著电子工业出版社出版
《EDA系统设计入门与应用》黄正瑾主编电子工业出版社出版
《电子技术与应用》2003年第9期
（作者单位：1长沙航空职业技术学院2湖南电器研究所）
关键词：PCB设计 FPGA设计 FPGA I/O设计数据 PCB布线
电子工业背后的推动力是对更快、更便宜的产品的需求以及在竞争厂商之前将产品推向市场。IC技术的进步一直以来就是促使功能增加和性能提高的主要因素之一，而FPGA技术也一直以非常快的速度在发展。与ASIC和定制IC相比，FPGA是一种更具有吸引力的选择。FPGA技术的进步对下游产业产生的效应影响到了PCB行业，这些高管脚数和高性能封装推动新的PCB生产及设计技术具有诸如嵌入无源器件、数千兆位信号和EMI分析等功能，并对专用的高密度和高性能布线提出了需求。基本的系统设计方法也在发生变化，对FPGA和PCB的设计可以并行进行以降低系统成本、优化系统性能并缩短设计周期。
一、 传统的设计方法
PCB采用原理图输入方法，而FPGA设计流程采用的方法基于硬件描述语言。对复杂度不高的器件来说，传统流程是可以接受的，FPGA和PCB可以在不同的设计环境中分别进行设计。然而，这种传统的FPGA和PCB设计小组独立工作模式带来的是以下这种串行步骤：
将FPGA I/O设计数据传送到PCB流程通常需要人工进行数据的重新输入(介于步骤3和4之间)。每个引脚有很多属性，包括逻辑信号名、物理引脚号、引脚方向、引脚组(引脚交换组)、FPGA器件普通引脚名称和差分信号引脚对等。这样，有一千个引脚的器件意味着PCB库管理员需要无任何差错地输入6,000个数据。为了适合原理图纸张的大小，高引脚数量的符号通常需要被分割成若干部分。这些部分的符号创建和管理工作需要花数天到数周的时间。每次FPGA到信号引脚映射关系的修改所导致的原理图连接更新同样也是一个漫长又容易出错的过程。如果逻辑信号名和物理引脚号在FPGA流程和PCB流程之间没有得到同步，那么放置在PCB上的FPGA就可能无法正常工作。
二、FPGA-PCB设计流程
FPGA设计师必须满足综合和布局布线约束以符合时序规定要求，而PCB设计师必须在后端约束设计以便满足系统级的时序和SI要求。为了满足严峻的上市时间目标，一块PCB可能包含多个并行设计的高引脚数FPGA。每个FPGA封装内引脚输出的变化必须连续反馈给PCB原理图和版图设计数据库。PCB的高速SI分析工具必须能够访问I/O收发器的验证模型。为了完整或满足高速时序要求的PCB布线也可能要求FPGA引脚输出的调整。在这双重跟踪过程中，FPGA设计师可以使用来自EDA供应商和FPGA供应商的工具。PCB设计师可以使用另外一家EDA供应商的工具，而这一工具不必与FPGA工具供应商提供的工具相同。
为了确保获得正确的性能，需要执行包括PCB上实际布线在内的高速验证。随着数千兆位高速信号的普及，FPGA供应商提供的设计套件必须包含精确的IBIS、Spice或VHDL-AMS模型。有了这些模型以及能够在GHz范围内进行信号分析的PCB验证工具，整个设计的SI和性能就能得到充分验证。
如果设计小组能在FPGA I/O设计阶段就开始前端的合作，那么他们势必就能消除设计的反复。对于适合FPGA和PCB实现的独特并行、交互式设计方法来说这是一种非常迫切的需求，它能最大可能地创建可布线的设计，并一次性地满足SI和时序要求。
三、FPGA的I/O特性
现代FPGA架构包含可编程的I/O，可支持50种以上不同的I/O标准。一般用得比较多的是单端和低电压差分信号(LVDS)I/O标准。虽然FPGA I/O设计是可变的，但它们的灵活性也有一定的限制。现代的FPGA器件架构将引脚集合分组成“引脚组(pin-bank)”。在同一个引脚组中引脚共享参考电压等某些共同的特性，因此通常是可交换的。但在不同引脚组中的引脚可能被指定不兼容的I/O标准，因此会导致不同的情况。
LVDS信号线对主要用于高速信号传输，此时SI问题比较突出。当FPGA器件中的一个信号被赋于LVDS I/O标准时，这个FPGA信号就需要用到FPGA封装中的2个引脚。LVDS信号会改善PCB的性能，但也会产生附加的约束条件。LVDS线对必须：1)长度差在±10%之内；2)在整个走线长度内差分线对保持固定的间距。
FPGA逻辑信号使用太多的LVDS I/O标准会导致使用更大且具有更多引脚的FPGA封装。而不采用LVDS I/O标准意味着产品性能会受到限制，甚至达到许多产品设计小组无法接受的程度。从单个引脚到双引脚I/O标准(或反过来)的轻易改变能力能使整个设计小组使用最少的LVDS I/O信号满足系统性能约束条件。总之，尽量减少LVDS的使用可以降低PCB制造的复杂性和成本。
四、FPGA对PCB设计、制造技术的优化
FPGA性能优化前PCB的布线情况是:FPGA的32位总线必须直接与连接器进行通讯，这是一个高速总线，其上所有网络必须匹配以获得适当的偏斜控制。为使所有的走线,长度与最长网络相匹配，布线器增加了很多蛇形走线。从PCB布线的角度来看，其结果是一团糟：有很多额外的拥塞、太多额外的走线以及一个工作性能并非最优的总线。FPGA的性能优化后PCB的布线情况是:布线器对所有的走线长度与最长走线进行匹配。即使这样，每条走线的长度也只有1.8英寸，而此前为3.2英寸，更短的匹配长度使总线延时减少到320皮秒。这种性能优化是整合FPGA和PCB设计过程的结果，它可获得理想的FPGA管脚图。
高端FPGA的高管脚数和高管脚密度需要将FPGA装配到PCB上，然后再将它们连接到板上的其它IC。在很小的面积上有如此多管脚，以致采用普通PCB制造工艺几乎不可能进行内部连线。其结果是，这些器件促进了先进PCB制造技术的采用，例如高密度互连(HDI)以及嵌入无源器件等。HDI在PCB上使用IC制造技术。HDI层沉积在传统PCB压合层上(例如FR4)，可以制造出很窄的走线和很小的过孔(微过孔)，并很容易使扇出远离高密度封装，通常是球栅阵列(BGA)或芯片级封装(CSP)。另外，使用这些HDI技术还需要能够理解这种PCB和IC混合生产技术的专用PCB布局软件。
此外，这些高管脚数器件需要很多去耦电容和端接电阻以保证工作性能，传统的SMD无源器件会占用表面层的宝贵面积。通过将这些无源器件嵌入到PCB内层，PCB的尺寸可大大减少，同时性能也能得到提高。
就像其它任何新兴技术一样，随着支持它们的基础技术的发展，其成本将下降。嵌入无源器件技术便是如此，它曾经仅用于非常前沿的设计，但现在它甚至用在那些要求小尺寸、高功能的消费类产品中。依靠正确的软件工具以及FPGA和PCB设计并行路径之间的紧密合作，FPGA设计和实现进度就可能节省“周”通常学会高效地使用多个引脚组可以物理优化FPGA的I/O，并消除总线中的交叉信号，同时也可能减少制造PCB所需的信号层数量，从而达到降低成本的目的。
参考文献
《CPLD/FPGA的开发与应用》徐志军编著电子工业出版社出版
《EDA系统设计入门与应用》黄正瑾主编电子工业出版社出版
《电子技术与应用》2003年第9期
（作者单位：1长沙航空职业技术学院2湖南电器研究所）