论文部分内容阅读
在利用FPGA进行数字系统设计的过程中，运算速度是设计首要满足的条件，采用流水线技术是提高系统速度的一种重要方法．本文基于流水线的方法用Verilog硬件描述语言编写了9位加法器，在MAX＋PLUSII中仿真了程序的正确性，综合适配到FPGA器件中，并与普通9位加法器的工作特性进行了分析，证明了采用流水线技术可以明显的提高系统的工作速度。