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设计了一个高速（2，1，6）Viterbi译码器，通过采用并行基-4结构和比特级进位保存算法（Carry-Save Arithmetic），改进了Viterbi算法中加-比-选单元（Add—Compare-Select Unit）的结构，消除传统行波进位加法（Ripple-Carry Adder）结构中的进位链，缩减了Viterbi译码器的关键路径，从而提高译码速度，可用在中、高速数字通信的不同应用场合中．