【摘 要】
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时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究.首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量
【机 构】
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电子科技大学自动化工程学院,成都,610054
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时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究.首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量少,且实现了完全的无险象强健时延故障可测性.在此基础上,进一步提出了一种学习策略的方法,实现了任意位数条件和加法器通路时延故障的测试生成,使得测试难度下降,测试时间缩短,测试效率提高.仿真实验结果表明了该方案的有效性.
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