论文部分内容阅读
提出了一种优化而可行的系统结构,并以硬件实现了千兆以太网物理编码子层.该系统主要电路模块包括:递归式系统卷积码和网格编码器,以达到约6 dB的编码增益;优化的逻辑电路,以实现符号映射,替代了约6 KB的ROM;并行搜索阵列电路,以实现物理编码子层的训练.仿真及FPGA验证结果表明,该系统的关键路径时延小于7 ns,符合802.3标准.