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设计完成了一种基于FPGA的异步FIFO,运用Verilog HDL高级可编程语言和原理图相结合的设计方法实现FIFO读、写控制算法和数据查询、存储中断模块。运用时钟同步技术,解决了FIFO设计中亚稳态和竞争冒险的难点。最后采用Quartus II9.0设计仿真验证了该设计,测试结果表明该方案工作原理简单,性能稳定可靠。