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IBM的2nm：水分似乎加多了一点
IBM的2nm新闻是通过IBM的官网新闻予以公布的，整个新闻对IBM2nm的相关技术介绍是非常模糊的，一些关键性的数据比如新工艺的单位面积晶体管密度、电压、CPP、M PP等数据均语焉不详。更具体一些来看的话，IBM在新闻中宣称，新的2nm工艺相比目前最先进的7nm工艺，将实现同等功耗下45%的性能提升或者同等性能下75%的功耗降低，此外，I B M在新闻稿中宣称自己的2n m工艺能够在指甲盖大小的芯片上容纳500亿个晶体管，是业界首创的全新技术。
先来看看I B M给出的数据。我们知道，7n m工艺后是5n m，再之后是3n m、然后是2n m。所谓的全代工艺，是指上一代工艺的对角线尺寸是新一代工艺的2倍，对应到工艺数据上来的话，那就是1.414倍，因此我们才看到14、10、7、5、3、2这样接近1.414比例的等比数列。所以，IBM的2n m工艺从业内对工艺命名的规则来看，是7nm之后的第三代。
接下来看看性能，前文说过，IBM的2nm工艺相比现在最好的7nm工艺带来了45%的性能提升和75%的功耗降低。这个进步幅度怎么样呢？我们采用台积电每一代进步的数据进行比较。目前已经公布的数据来看，台积电的5nm工艺相比自己的7n m工艺，带来了大约15%的性能提升和30%的功耗降低，5nm增强版相比5n m又可以带来7%和15%的增幅。7nm工艺方面，相比10nm工艺，初代带来了大约20%的速度提升或者40%的功耗降低，增强版这两个数据则是7%和10%。
从这个数据来看，隔代工艺的性能提升大约是20%，功耗降低大约是40%。换句话来说，在理想状态下，如果以台积电的7nm的性能和功耗为1的话，那么台积电的5n m应该是1.2和0.6;3nm应该是1.4和0.3;2nm应该来到了1.68和0.18—在这里我们估计的数据显示，未来的2nm工艺相比现在的7nm工艺，其性能应该提升大约68%，功耗降低大约82%，这显然比IBM的数据高了不少。
我们继续来看其他的参数，部分媒体在随后联系了IBM，要求IBM给出“指甲盖”的尺寸，IBM回复，他们的“指甲盖”尺寸为150平方毫米，这样一来，IBM的新闻中的数据就具体为“在150平方毫米的尺寸上容纳500亿晶体管”，折算一下晶体管密度大约为333.33MTr每平方毫米。除此之外，IBM还给出了CPP数据为44n m，结合之前三星和台积电的相关数据，再加上一些推测的数据，大概可以得出如表1的数据。
需要注意的是，这里的数据存在诸多假设。比如为了达到最大密度，假设所有厂商都采用单扩散中断也就是SDB。另外，考虑到IBM公布了横截面尺寸，且没有在IBM公布的过程中发现埋入式电源导轨也就是BPR，一般来说，需要B P R才能降低轨道高度至5.0，因此这里假设轨道高度为6.0（Tra c k s）。在最小金属间距方面，为了达到333M Tr每平方毫米，IBM给出的相关参数显示最小金属间距不高于18n m，这个数据存在很大的挑战性，必须使用多层EUV图案才能实现，因此这个数据暂时存疑。根据这些合理推测来看，I BM在采用了环绕栅极技术后，相比目前的7nm工艺，实现了非常显著的进步。不过，IBM目前公布的工艺密度仅为333M Tr每平方毫米，并且在性能、功耗等参数上表现还存在优化的空间，因此这个2nm工艺可能存在一定的水分。对比台积电的3nm，IBM的2nm在关键参数上与其基本相同。时间方面，台积电的3nm工艺即将在2021年下半年开启风险试产，IBM则没有给出有关2nm技术的上市时间，考虑到IBM已经开始小规模试产，想必最终进入可商业化的状态也不会太远了。
验证GAA技术：环绕栅极终于走向前台
如果说IBM发布的2nm工艺存在一定水分的话，那么本次IBM展示的终于可以实用化的G A A技术则可谓半导体工艺上的一大突破。
回顾半导体工艺的发展，在22nm之前，所有厂商都只生产平面型晶体管，这类产品的源极和漏极和半导体基底材料位于一个平面上，栅极位于其上，控制电流在源极和漏极之间的导通，栅极是如此的重要，以至于早期表征半导体工艺制程的数据是栅极的长度。随着工艺进一步缩小，越来越小的栅极和扩散层的存在使得源极和漏极之间存在漏电的可能性，因此22nm工艺上英特尔启用了鳍片式源极和漏极，将原本“扁平”的源极和漏极“站立”起来，成为鳍状物，这使得栅极对源极和漏极之间的通道控制长度大幅度提升，从原来单一的源极和通道接触的长度大幅度增加至除了长度外，还加入了2个高度，这是FinFET也就是鳍状晶体管的由来。
不过随着工艺进一步缩小，FinFET技术逐渐出现了很多难以解决的问题，其中最主要的问题就是寄生电容，由于栅极和栅极之间的距离不断缩小，因此栅极和栅极、栅极和通道、栅极和金屬电极之间都存在寄生电容，源极和漏极之间又存在寄生电阻，这使得FinFET技术难以在更小的尺度上发挥作用。因此，在5nm以下，厂商需要尽快转向全新的技术，这个技术就是GAA。
GAA的全称是Gate-All-Around，也就是全环绕栅极。GAA技术的特点是源极、漏极和通道不再和基底直接接触，而是以片或者线的形式“插入”栅极，并接受栅极的控制。在采用了GAA技术后，栅极对源极和漏极之间的所有通道都实现了控制，并且一个晶体管可以拥有多个由源极、通道和漏极组成，更微小的片状物，这进一步降低了对应的寄生电容，更显著地提高了接触面积。在使用GAA技术之后，半导体制造工艺又可以继续延续2～3代节点，比如从3nm开始计算的话，在1nm时代依旧可以使用GAA技术，继续往下衍生的话，可能会考虑其他的技术类型了。
有关GAA技术，之前三星在2019年7月份就宣布自己将使用GAA技术制造3nm工艺的产品，当时三星的数据显示新的3nm GAA（或者被称为MBCFET）晶体管最多可以带来50%的功耗节省、45%的面积减少和30%的性能改进。不过三星在早期试产中公布的3nm GAA的密度仅为180MTr每平方毫米，这个数据甚至远小于采用FinFET技术的台积电3nm工艺，因此业内对GAA技术在产品端的具体实现产生了一些忧虑。 这一次IBM的2nm工艺发布在很大程度上打消了人们的忧虑，并且IBM直接公布了采用GAA技术的晶圆照片、芯片照片和芯片微观照片，人们可以清晰地看到GAA技术构筑的栅极，穿插了3个纳米片形态的源极和漏极，整个栅极高度为75nm、长度12nm、宽度44n m，纳米片的宽度为40nm，纳米片仅为5nm厚，整体工艺相当先进且成形完美。IBM宣称，自己在前端采用了EUV技术生产，并且纳米片层疊构筑在氧化物层也就是氧化硅层之上，纳米片的宽度可以在15nm到70nm之间调整，这个设计可以对各个区域的电路特性予以调节，比如需要高频率和低功耗的部分可以采用不同的纳米片设计方案等。可以说，IBM本次公布的工艺在成熟程度上相比三星GAA工艺要向前大大推进了一步。
展望未来：真2n m时代，IBM、三星和台积电的比较
除了3nm时代不同企业发布的数据外，在2nm时代，也有一些资料或者信息可以用于展望整个产业的发展情况。ICknowledge LCC根据目前的情况进行了一些推断，从而制作出在全面采用GAA技术之后，台积电、三星和IBM三家厂商的工艺情况对比。
从IMEC公布的未来半导体工艺技术推测表（表2）中可以看出，在2n m时代，台积电和三星可能将使用HNS（FS）技术来实现。所谓HNS（FS），也可以称为forksheet FET，在这种工艺下nFET和pFET将集成在同一种结构中并通过介电壁区分。相比之下，基于全能栅极FE T技术制造的FinFET或者HNS（GAA）产品的nFET和pFET是不同的，新的技术将进一步缩小晶体管的尺寸，比如CPP和金属间距等，从而进一步提高单位面积的晶体管密度。因此，在表2中，三星和台积电的2n m工艺的轨道高度进一步缩减至4.33。
在三星和台积电的2nm工艺推出后，可以看到目前的估计是三星2n m工艺的密度略低于IBM，而台积电的2nm工艺密度将远高于IBM的产品。当然，在产品尚未正式发布之前，还存在着很多的变数。
IBM：无晶圆厂的业内领导者，意欲何为？
IBM早已出售了自己旗下的晶圆厂，自己的芯片都交由第三方企业代工，那么IBM此时公布自己在半导体工艺上的进展意欲何为呢？
其中一个猜测就是IBM可能借助此次公布，向业界昭示自己在半导体工艺制程上依旧有深厚的研究能力和充足的技术储备，并且吸引业内有兴趣的企业比如三星购买自己在半导体制造上的知识产权授权。
另一个猜测则是IBM可能借此树立自己在半导体制造工艺技术方面的专利壁垒。毕竟IBM树大根深，之前在SOI、Fin FET等关键技术上都有专利在手，这一次GAA技术上市，IBM可以通过展示自己强大的研发实力和良好的技术进展，进一步抢先布局专利抢占先机，并在市场上进一步强化自己在技术和研发方面的地位。总的来看，IBM的2nm工艺是一次不错的技术秀，有关IBM是不是达到了2nm的水准，估计到最后也没有人深究。毕竟，自从进入FinFET时代后，有关半导体制程的工艺命名已经越来越离谱了，工艺代次几乎已经不能代表其具体的性能了。那么未来业内会就这个问题达成一定的协议采用统一的标准，还是继续目前这样混乱的状态呢？可能根本就没人在乎这件事。
IBM的2nm新闻是通过IBM的官网新闻予以公布的，整个新闻对IBM2nm的相关技术介绍是非常模糊的，一些关键性的数据比如新工艺的单位面积晶体管密度、电压、CPP、M PP等数据均语焉不详。更具体一些来看的话，IBM在新闻中宣称，新的2nm工艺相比目前最先进的7nm工艺，将实现同等功耗下45%的性能提升或者同等性能下75%的功耗降低，此外，I B M在新闻稿中宣称自己的2n m工艺能够在指甲盖大小的芯片上容纳500亿个晶体管，是业界首创的全新技术。
先来看看I B M给出的数据。我们知道，7n m工艺后是5n m，再之后是3n m、然后是2n m。所谓的全代工艺，是指上一代工艺的对角线尺寸是新一代工艺的2倍，对应到工艺数据上来的话，那就是1.414倍，因此我们才看到14、10、7、5、3、2这样接近1.414比例的等比数列。所以，IBM的2n m工艺从业内对工艺命名的规则来看，是7nm之后的第三代。
接下来看看性能，前文说过，IBM的2nm工艺相比现在最好的7nm工艺带来了45%的性能提升和75%的功耗降低。这个进步幅度怎么样呢？我们采用台积电每一代进步的数据进行比较。目前已经公布的数据来看，台积电的5nm工艺相比自己的7n m工艺，带来了大约15%的性能提升和30%的功耗降低，5nm增强版相比5n m又可以带来7%和15%的增幅。7nm工艺方面，相比10nm工艺，初代带来了大约20%的速度提升或者40%的功耗降低，增强版这两个数据则是7%和10%。
从这个数据来看，隔代工艺的性能提升大约是20%，功耗降低大约是40%。换句话来说，在理想状态下，如果以台积电的7nm的性能和功耗为1的话，那么台积电的5n m应该是1.2和0.6;3nm应该是1.4和0.3;2nm应该来到了1.68和0.18—在这里我们估计的数据显示，未来的2nm工艺相比现在的7nm工艺，其性能应该提升大约68%，功耗降低大约82%，这显然比IBM的数据高了不少。
我们继续来看其他的参数，部分媒体在随后联系了IBM，要求IBM给出“指甲盖”的尺寸，IBM回复，他们的“指甲盖”尺寸为150平方毫米，这样一来，IBM的新闻中的数据就具体为“在150平方毫米的尺寸上容纳500亿晶体管”，折算一下晶体管密度大约为333.33MTr每平方毫米。除此之外，IBM还给出了CPP数据为44n m，结合之前三星和台积电的相关数据，再加上一些推测的数据，大概可以得出如表1的数据。
需要注意的是，这里的数据存在诸多假设。比如为了达到最大密度，假设所有厂商都采用单扩散中断也就是SDB。另外，考虑到IBM公布了横截面尺寸，且没有在IBM公布的过程中发现埋入式电源导轨也就是BPR，一般来说，需要B P R才能降低轨道高度至5.0，因此这里假设轨道高度为6.0（Tra c k s）。在最小金属间距方面，为了达到333M Tr每平方毫米，IBM给出的相关参数显示最小金属间距不高于18n m，这个数据存在很大的挑战性，必须使用多层EUV图案才能实现，因此这个数据暂时存疑。根据这些合理推测来看，I BM在采用了环绕栅极技术后，相比目前的7nm工艺，实现了非常显著的进步。不过，IBM目前公布的工艺密度仅为333M Tr每平方毫米，并且在性能、功耗等参数上表现还存在优化的空间，因此这个2nm工艺可能存在一定的水分。对比台积电的3nm，IBM的2nm在关键参数上与其基本相同。时间方面，台积电的3nm工艺即将在2021年下半年开启风险试产，IBM则没有给出有关2nm技术的上市时间，考虑到IBM已经开始小规模试产，想必最终进入可商业化的状态也不会太远了。
验证GAA技术：环绕栅极终于走向前台
如果说IBM发布的2nm工艺存在一定水分的话，那么本次IBM展示的终于可以实用化的G A A技术则可谓半导体工艺上的一大突破。
回顾半导体工艺的发展，在22nm之前，所有厂商都只生产平面型晶体管，这类产品的源极和漏极和半导体基底材料位于一个平面上，栅极位于其上，控制电流在源极和漏极之间的导通，栅极是如此的重要，以至于早期表征半导体工艺制程的数据是栅极的长度。随着工艺进一步缩小，越来越小的栅极和扩散层的存在使得源极和漏极之间存在漏电的可能性，因此22nm工艺上英特尔启用了鳍片式源极和漏极，将原本“扁平”的源极和漏极“站立”起来，成为鳍状物，这使得栅极对源极和漏极之间的通道控制长度大幅度提升，从原来单一的源极和通道接触的长度大幅度增加至除了长度外，还加入了2个高度，这是FinFET也就是鳍状晶体管的由来。
不过随着工艺进一步缩小，FinFET技术逐渐出现了很多难以解决的问题，其中最主要的问题就是寄生电容，由于栅极和栅极之间的距离不断缩小，因此栅极和栅极、栅极和通道、栅极和金屬电极之间都存在寄生电容，源极和漏极之间又存在寄生电阻，这使得FinFET技术难以在更小的尺度上发挥作用。因此，在5nm以下，厂商需要尽快转向全新的技术，这个技术就是GAA。
GAA的全称是Gate-All-Around，也就是全环绕栅极。GAA技术的特点是源极、漏极和通道不再和基底直接接触，而是以片或者线的形式“插入”栅极，并接受栅极的控制。在采用了GAA技术后，栅极对源极和漏极之间的所有通道都实现了控制，并且一个晶体管可以拥有多个由源极、通道和漏极组成，更微小的片状物，这进一步降低了对应的寄生电容，更显著地提高了接触面积。在使用GAA技术之后，半导体制造工艺又可以继续延续2～3代节点，比如从3nm开始计算的话，在1nm时代依旧可以使用GAA技术，继续往下衍生的话，可能会考虑其他的技术类型了。
有关GAA技术，之前三星在2019年7月份就宣布自己将使用GAA技术制造3nm工艺的产品，当时三星的数据显示新的3nm GAA（或者被称为MBCFET）晶体管最多可以带来50%的功耗节省、45%的面积减少和30%的性能改进。不过三星在早期试产中公布的3nm GAA的密度仅为180MTr每平方毫米，这个数据甚至远小于采用FinFET技术的台积电3nm工艺，因此业内对GAA技术在产品端的具体实现产生了一些忧虑。 这一次IBM的2nm工艺发布在很大程度上打消了人们的忧虑，并且IBM直接公布了采用GAA技术的晶圆照片、芯片照片和芯片微观照片，人们可以清晰地看到GAA技术构筑的栅极，穿插了3个纳米片形态的源极和漏极，整个栅极高度为75nm、长度12nm、宽度44n m，纳米片的宽度为40nm，纳米片仅为5nm厚，整体工艺相当先进且成形完美。IBM宣称，自己在前端采用了EUV技术生产，并且纳米片层疊构筑在氧化物层也就是氧化硅层之上，纳米片的宽度可以在15nm到70nm之间调整，这个设计可以对各个区域的电路特性予以调节，比如需要高频率和低功耗的部分可以采用不同的纳米片设计方案等。可以说，IBM本次公布的工艺在成熟程度上相比三星GAA工艺要向前大大推进了一步。
展望未来：真2n m时代，IBM、三星和台积电的比较
除了3nm时代不同企业发布的数据外，在2nm时代，也有一些资料或者信息可以用于展望整个产业的发展情况。ICknowledge LCC根据目前的情况进行了一些推断，从而制作出在全面采用GAA技术之后，台积电、三星和IBM三家厂商的工艺情况对比。
从IMEC公布的未来半导体工艺技术推测表（表2）中可以看出，在2n m时代，台积电和三星可能将使用HNS（FS）技术来实现。所谓HNS（FS），也可以称为forksheet FET，在这种工艺下nFET和pFET将集成在同一种结构中并通过介电壁区分。相比之下，基于全能栅极FE T技术制造的FinFET或者HNS（GAA）产品的nFET和pFET是不同的，新的技术将进一步缩小晶体管的尺寸，比如CPP和金属间距等，从而进一步提高单位面积的晶体管密度。因此，在表2中，三星和台积电的2n m工艺的轨道高度进一步缩减至4.33。
在三星和台积电的2nm工艺推出后，可以看到目前的估计是三星2n m工艺的密度略低于IBM，而台积电的2nm工艺密度将远高于IBM的产品。当然，在产品尚未正式发布之前，还存在着很多的变数。
IBM：无晶圆厂的业内领导者，意欲何为？
IBM早已出售了自己旗下的晶圆厂，自己的芯片都交由第三方企业代工，那么IBM此时公布自己在半导体工艺上的进展意欲何为呢？
其中一个猜测就是IBM可能借助此次公布，向业界昭示自己在半导体工艺制程上依旧有深厚的研究能力和充足的技术储备，并且吸引业内有兴趣的企业比如三星购买自己在半导体制造上的知识产权授权。
另一个猜测则是IBM可能借此树立自己在半导体制造工艺技术方面的专利壁垒。毕竟IBM树大根深，之前在SOI、Fin FET等关键技术上都有专利在手，这一次GAA技术上市，IBM可以通过展示自己强大的研发实力和良好的技术进展，进一步抢先布局专利抢占先机，并在市场上进一步强化自己在技术和研发方面的地位。总的来看，IBM的2nm工艺是一次不错的技术秀，有关IBM是不是达到了2nm的水准，估计到最后也没有人深究。毕竟，自从进入FinFET时代后，有关半导体制程的工艺命名已经越来越离谱了，工艺代次几乎已经不能代表其具体的性能了。那么未来业内会就这个问题达成一定的协议采用统一的标准，还是继续目前这样混乱的状态呢？可能根本就没人在乎这件事。