用VHDL语言实现定点原码一位乘法器的实验

来源 :中国高教论丛 | 被引量 : 0次 | 上传用户:tbtbtb5518232
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介绍了硬件描述语言VHDL的结构及设计方法,用VHDL语言设计了定点原码一位乘法器并通过CPLD器件实现了定点原码一位乘法器的实验过程.
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