一款8位高速逐次比较型ADC的设计

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基于CSMC 180 nm CMOS工艺,设计了一款8位逐次逼近(SAR)A/D转换器芯片。采用了改进型的DAC结构,不仅解决了最高位电容对SAR ADC速度的影响,而且提高了高速动态锁存比较器电路的效率。仿真结果表明,在输入信号为25 MHz、采样频率51 MS/s的条件下进行仿真,该A/D转换器的功耗为0.61 m W,FOM值为89 f J/conv,信号噪声失真比(SNDR)为44.34 d B,无散杂动态范围(SFDR)为51.6 d B,有效位数(ENOB)为7.07 d B。在固定单位电容的
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