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介绍了一种用于DRSSADC（dual—ramp—single—slopanalog to digital converter）电路的积分器设计．该积分器电路采用全差分结构，主要包含了折叠共源共栅运算放大器和改进型开关电路。在分析积分器原理的基础上．主要讲述了改进型开关电路和折叠共源共栅运算放大器的设计。在0．35μm CMOS工艺下，3V电源电压，对折叠共源共栅运算放大器进行了HSPICE仿真。仿真结果表明，该电路的直流增益64．5dB、单位增益带宽7MHz．相位裕度85°，功耗仅为87．5μ