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手把手教你学CPLD、FPGA设计(十四)——时序逻辑电路的设计实验
手把手教你学CPLD、FPGA设计(十四)——时序逻辑电路的设计实验
来源 :电子世界 | 被引量 : 0次 | 上传用户:su9989
【摘 要】
:
时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。
【作 者】
:
周兴华
【出 处】
:
电子世界
【发表日期】
:
2010年2期
【关键词】
:
时序逻辑电路
FPGA设计
CPLD
设计实验
把手
触发器
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时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。
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