测试应用时间相关论文
随着先进电路设计以及最新制造技术的应用,大量IP核能够集成到片上系统。保证半导体产品的可靠性和高品质,仍然是片上系统测试的主......
为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器.在分析并行折叠计算理论的基础上,通过记录表示......
扩展相容性扫描树技术通过添加逻辑非和异或函数扩展了扫描单元的相容性,并对相容的扫描单元扫描移入相同的测试向量值,大大减少了......
该论文是以时序电路的可测性设计方法为主要研究内容,以被测电路中的单固型故障的检测为研究基础,实现的目标是测试应用时间的减少......
集成电路(IC)工艺和设计方法的提高,在单个芯片上集成多个芯片实现更为复杂的功能成为可能,系统芯片(SOC)集成技术在这种背景下应......
芯片测试是防止缺陷或故障芯片流入市场的有效手段.在测试应用中,将大规模测试向量通过芯片引脚传输到片上系统.在有限芯片引脚下,......
为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器.在分析并行折叠计算理论的基础上,通过记录表示......
三维堆叠集成电路测试中的一个关键的挑战是在功耗约束下,在绑定前测试和绑定后测试中,协同优化测试应用时间和测试硬件开销.......
提出了一种并行输出的折叠计数器方案，这一方案是针对于折叠计数器结构做出的一种改进．折叠计数器作为一种测试模式生成器取得了很高......
针对集成电路测试数据量大、测试应用时间长和测试结构复杂等问题,提出了一种延长扫描链的串行移位测试数据生成方法。以确定性测......
NoC（Network-on-Chip）中的异构IP核互连架构导致其测试应用时间过长，并行测试技术成为解决这个问题的最佳方案．本文提出了基于NoC架构......
为了减少测试数据的存储需求并降低测试应用时间,提出一种以折叠计算为理论的多扫描链BIST方案.首先利用输入精简技术在水平方向上......
满足TAM宽度约束的芯核测试链平衡划分，可以降低SoC测试应用时间和存储开销。针对测试链平衡划分问题，建议了一种改进的求解方案。建......
针对集成电路测试时间长,导致测试费用高的问题,提出了一种基于有限扫描操作的扫描电路静态测试压缩方法.利用有限扫描操作代替全......
本文针对集成电路测试应用时间长，导致测试费用高的问题，提出了用有限扫描操作代替全扫描操作的有限扫描集成电路测试生成方法。通过......
为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折叠计数器。在分析并行折叠计算理论的基础上,通过记录表示......
引入扩展的模式游程（x-PRL）编码技术，通过无关位的动态传播策略以提高测试数据压缩效率．在此基础上，将系统芯片的多个芯核测试集联合为......
针对基于相容类加权的扩展相容性扫描树构造算法在生成相容类时存在的问题，对其进行3个方面的改进：选取包含X的扫描单元，选取度更小的......
超大规模集成(VLSI)电路产品的开发流程主要包括设计、制造、测试和封装四个步骤。测试是芯片产品规模化生产的重要环节,其目标是......
全扫描设计通过提升电路的可控制性和可观察性,大大降低了测试生成的复杂度,被认为是最有效的可测性设计方法之一。全扫描设计中的......
随着三维集成电路(Three-Dimensional Integrated Circuits,3D-ICs)的不断发展,测试在集成电路的实现过程中是必不可少的环节。基......
并行测试是系统芯片(System on Chip,简称SOC)测试中最有效的方法之一,其调度算法成为研究的热点。调度算法研究的主要目的是提高......
如今,数字系统已经广泛应用于生活中的各个角落。而对于各种数字系统,集成电路是其中最关键的部分。近几十年来,随着超大规模集成......
