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随着工艺的进步,集成电路规模越来越大,设计越来越复杂,传统的展平式设计EDA工具无法将时序优化到最优.本文以一款X3处理器为例介绍了结合Cadence自动布局布线工具Encounter在40纳米工艺下的层次化物理设计,分析探讨了一些行之有效的设计改进措施,如做两种形状的子模块，对关键路径采用高层宽金属的措施，用一些手工方法指导工具进行时序优化,能让时序快速收敛.文中以数据图表对比说明层次化设计时序收敛的可行性.