【摘 要】
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本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构.该电路采用6级流水线结构,优化了值的更新和重整过程,设计了有效的封装输出模块.经VerilogHDL实现并由SynopsysDC综合所得数据表明,与现有最好的结构相比,本结构的速度提高15％,面积减小10％,在0.18μmCMOS工艺下其工作频率可达364MHz.
【机 构】
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北京大学视觉与听觉信息处理国家重点实验室,北京,100871
【出 处】
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全国第三届DSP应用技术、第九届信号与信息处理联合学术会议
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本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构.该电路采用6级流水线结构,优化了值的更新和重整过程,设计了有效的封装输出模块.经VerilogHDL实现并由SynopsysDC综合所得数据表明,与现有最好的结构相比,本结构的速度提高15％,面积减小10％,在0.18μmCMOS工艺下其工作频率可达364MHz.
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