【摘 要】
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本文介绍了基于FPGA的RS(255,223)码级联卷积码(2,1,6)译码器的实现,其中RS码采用改进的BM迭代算法,并给出了伴随式计算,错误位置和错误多项式计算的硬件框图,卷积译码采用基于软判决和回溯法的Viterbi译码器设计,这样在保证速度的情况下最大程度地减少资源占有.
【机 构】
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南京航空航天大学信息科学与技术学院,江苏南京 210016
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本文介绍了基于FPGA的RS(255,223)码级联卷积码(2,1,6)译码器的实现,其中RS码采用改进的BM迭代算法,并给出了伴随式计算,错误位置和错误多项式计算的硬件框图,卷积译码采用基于软判决和回溯法的Viterbi译码器设计,这样在保证速度的情况下最大程度地减少资源占有.
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